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Quratus
Steven&Aileen
亏功一篑,未成丘山。
凿井九阶,不次水泽。
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NIOS II - Eclipse - ERROR - " DownLoad elf failed " - Verify failed between address ....
调试NIOS程序的时候,出现错误“DownLoad elf failed”;最终定位到错误点Verify failed between address 0x1000000 and 0x100A3CF通过QSYS定位是SDRAM出现问题,但是程序明明是昨天调试通过的为什么还有报错呢?更改SDRAM连线,重新编译无果再次确认SDRAM管脚定义,没有错误,继续运行无果。去掉昨...原创 2019-04-19 16:11:44 · 2000 阅读 · 0 评论 -
NIOS II - Eclipse - 显示代码行数
同时也可以更改代码颜色 ,Color选的自己想要的代码颜色,Apply /OK原创 2020-04-28 15:48:41 · 739 阅读 · 0 评论 -
NIOS II - Eclipse - Operation - 快捷键
“工若善其事,必先利其器”资料整理于网络1. Ctrl+左键这个是大多数人经常用到的,用来查看变量、方法、类的定义PS:查看源代码:选中要查看函数名,右击,在弹出列表中选择 “Open Declaration”此操作可以查看函数源代码2. Ctrl+O查看一个类的纲要,列出其方法和成员变量。提示 :再多按一次Ctrl+O ,可以列出该类继承的方法和变量。助记 :"O"---&...转载 2019-04-19 14:30:53 · 917 阅读 · 0 评论 -
NIOS II- Eclipse -常见问题总结FAQ
1.NIOS能做浮点运算么?答:NIOS可以进行浮点运算,完全可以替代MCU,时钟可以跑到100Mhz,比ARM7还要快,ARM7时钟一般为72Mhz左右。2.NIOS是否可以不使用SDRAM和并行FLASH?答:首先说明一下,SDRAM是用来运行程序的,FLASH是用来存储程序代码的(SDRAM掉电丢失,FLASH则不会),每次上电的时候,都需要将FLASH中的程序代...转载 2019-04-19 16:13:21 · 2194 阅读 · 0 评论 -
Quartus II - 使用技巧汇总(RTL view、chip plan、编译、smart编译、查看状态机、设置字体、安装器件库、clean project、tcl管脚配置、工程打包、窗口)
quartus 使用技巧[设置上拉、生成网表等]转载文章:http://www.cnblogs.com/cofin/p/9187197.html引言:工欲善其事必先利其器 在fpga学习中,熟悉一个工具的使用是很有必要的,可以加快开发进度或者帮助我们更好的定位问题。本文总结一些quaruts的常用技巧以供大家参考,不是非常全面,如有更好的技巧,请留言讨论。 使用版本:...转载 2019-04-22 14:14:46 · 7092 阅读 · 2 评论 -
NIOS II - Eclipse - ERROR - " TYPE 'xxxx_BASE' COULD NOT BE RESOLVED "
Eclipse重新打开 NIOS 原工程文件,更改settings.bsp文件指向路径,Generate bsp 编译后,程序报错:TYPE ‘PIO_BASE’ COULD NOT BE RESOLVEDTYPE ‘AD_BASE’ COULD NOT BE RESOLVED关联BSP,文件也解决不了此问题搜索网络发现,Rebuild能够解决此错误点击工程文件\鼠标右键\Index\...转载 2019-04-16 15:47:55 · 330 阅读 · 0 评论 -
NIOS II - Eclipse - ERROR - " Type 'xxxx' could not be resolved "
NIOS II - Eclipse - ERROR - " Type 'xxxx' could not be resolved "打开Eclipse后,编辑c/c++,编译时出错:* could not be resolved ,但能够运行,结果正确解决方法: 在eclipse上,project->properties->C/C++ General->in...转载 2019-04-18 09:41:20 · 344 阅读 · 0 评论 -
NIOS II- Eclipse -怎样消除pointer targets in passing argument n of 'func_xxx' differ in signedness警
当我编译上边的代码时,Nios II SBTE就会报出如下的警告。告知我第3个参数类型不匹配。 1 pointer targets in passing argument 3 of 'ili_PutString' differ in signedness 其中ili_PutString的函数原型如下: 1 voidi...转载 2019-04-26 13:25:28 · 400 阅读 · 0 评论 -
Quartus警告:Critical Warning: The following clock transfers have no clock uncertainty assignment.
CriticalWarning: The following clock transfers have no clock uncertaintyassignment. For more accurate results, apply clock uncertaintyassignments or use the derive_clock_uncertainty command.Critical Warning: From altera_reserved_tck (Rise) to altera_re转载 2021-04-07 15:42:56 · 2433 阅读 · 0 评论 -
Quartus-原理图文件转换Verilog语言文件
在Quartus中如何原理图(.bdf文件)可以直接转化为Verilog语言文件(.v文件),操作方法选择File/Create Update/Create HDL file for Current file,选择Verilog HDL。原创 2021-04-07 15:35:10 · 6521 阅读 · 2 评论 -
[Quartus II][14.1正式版]
----14.1版本最大的变化就是增加了2大系列的器件库: MAX 10和Arria 10。这2大系列据Altera中国区代理 骏龙科技的人说,就是为了和Xilinx打价格战的,其中MAX 10系列结构与性能和Cyclone IV差不多,价格更低,而且可以加密,集成了2个配置器件,Cyclone V系列是Cyclone最后一代产品了,从MAX 10开始Cyclone和MAX就合并了,以后都叫MAX了,都是FPGA集成高速配置器件的结构。Arria 10系列性能和Stratix V一样,价格是Stratix原创 2020-09-06 09:40:31 · 2415 阅读 · 0 评论 -
Quartus II添加器件库方法
参考教程:https://blog.csdn.net/ysgjiangsu/article/details/81000106因为笔者使用EPM240T100I5这款芯片Max ii 系列,当时安装quartus为了尽量小,便没有安装;笔者使用Quartus II 14.1;添加MAX II CPLD到软件支持列表中以 管理员身份运行Quartus II(必须以管理员身份运行) 在 tool下,点击install devices… 把相应版本的器件库下载下来(注意软件版本与器件版本要对应)原创 2020-09-06 09:39:48 · 6854 阅读 · 0 评论 -
Quartus II -Warning (332168): The following clock transfers have no clock uncertainty assignment.
Critical Warning (332168): The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty comman...原创 2020-01-02 15:03:37 · 4759 阅读 · 0 评论 -
Quartus II -Warning (15714):Some pins have incomplete I/O assignments. Refer to the I/O Assignment
Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details警告(15714):某些管脚的I/O分配不完整。有关详细信息,请参阅I/O分配警告报告The incomplete I/O warnings are not...原创 2020-01-02 12:17:38 · 9227 阅读 · 0 评论 -
Quartus II -Quartus II -Warning (10034):Output port xxx has no driver
Warning (10034): Output port "xxxx" has no driver警告(10034):xxxx没有驱动程序主要是因为子模块中将 “xxxx” 设置成为输出端口,程序中没有对其进行任何处理...原创 2020-01-02 10:37:13 · 2796 阅读 · 0 评论 -
Quartus II -Warning (10230):truncated value with size 32 to match size of target
Warning (10230): Verilog HDL assignment warning at top_fpga.v(319): truncated value with size 32 to match size of target (16)警告(10230):Verilog HDL assignment Warning at top pga.v(319):大小为32的截断值以匹配目标...原创 2020-01-02 10:31:37 · 2455 阅读 · 0 评论 -
Quartus II -Altera的几个常用的Synthesis attributes
各厂商综合工具,对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connection 不同的综合方式。语法为:/* synthesis, <any_company_specific_attribute = value_or_optional_value */下面就是Altera的...原创 2019-12-31 15:46:25 · 1339 阅读 · 0 评论 -
Quartus II -Warning (169177): 68 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V
Warning (169177): 68 pins must meet Altera requirements for 3.3-, 3.0-, and 2.5-V interfaces. For more information, refer to AN 447: Interfacing Cyclone IV E Devices with 3.3/3.0/2.5-V LVTTL/L警告(169...原创 2019-12-31 10:37:27 · 1822 阅读 · 0 评论 -
Quartus II -Warning (332060): Node: ad_clk was determined to be a clock but was found
Warning (332060): Node: ad_clk was determined to be a clock but was found without an associated clock assignment.警告(332060):节点:ad_clk被确定为时钟,但未找到相关的时钟分配。*为避免这个警告,需要改变您的逻辑使此信号不驱动这些中的任何输入,或者需要正确约束该信号...原创 2019-12-31 10:21:34 · 8521 阅读 · 5 评论 -
Quartus II -Warning (202000): An incorrect timescale is selected for the Verilog Output (.VO) file
Warning (202000): An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps when simulating a PLL design in a third party...原创 2019-12-31 09:24:12 · 1101 阅读 · 1 评论 -
Quartus II - 配置自己的Quartus II的界面风格
配置自己的Quartus II的界面风格:工欲善其事,必先利其器第一步:打开自己的Quartus II 界面。第二步:操作Tools ->Options PS:Show indent guide显示缩进参考线 可以酌情自己添加第三步:Text Editor(文本编辑)/Fonts(字体) PS:更改字体大小...原创 2019-04-22 09:07:21 · 12422 阅读 · 6 评论 -
Quartus II - LogicLock&增量编译Design Partition使用及建立方法
首先,得先看看QuartusII的编译过程是个怎么样的,要了解这个过程很简单,看看下面这张图,谁都不陌生:当我们点全编译之后,下面的几个过程就会一个一个打上勾,而我们编译的过程也就是和这个运行过程是一致的:先是分析综合,再是布局布线,然后是汇编(这里不是指汇编语言的汇编,而是说将布局布线后的“电路”汇编成可下载到芯片内的“程序”),还有时序分析以及生成网表。我们仔细看它编译的过程会发现...转载 2019-04-22 08:26:16 · 553 阅读 · 0 评论