zynq vivado从BD界面中引出的FCLK和reser一直没有信号，已解决

最新推荐文章于 2024-07-08 15:16:01 发布
最新推荐文章于 2024-07-08 15:16:01 发布
阅读量1.2k 收藏 3
点赞数 1
分类专栏： zynq 文章标签： 嵌入式 verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_26396357/article/details/115416388
版权
在Vivado调试过程中，遇到从BD文件引出的时钟和复位信号未显示的情况。解决办法是完成编译后，通过SDK下载bit和elf文件。只有这样，时钟和复位信号才会在硬件中正常输出，揭示了Vivado SDK在FPGA项目中的关键作用。
摘要由CSDN通过智能技术生成

调试过程中使用vivado直接下载bit文件发现从BD文件引出来的时钟和复位信号一直没有，原因在于所有从BD文件中引出来的信号都必须在sdk中下载后才能启动。
也就是说编译完文件后，需要使用sdk下载bit和elf后时钟和复位信号才会输出。

在这里插入图片描述
在这里插入图片描述

天生丶不会
关注
  • 1
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 2
    评论
专栏目录
vivado使用ZYNQ时 Port/Pin property FREQ_HZ does not match between /FCLK_CLK1(76190483) and /processing_
qq_39042571的博客
08-16 1348
这是由于你之前引出了端口，再次修改输出频率后就会出现频率不匹配的问题，解决办法是删除端口，再次添加
ZYNQ 复位子系统
StephenZhou
04-27 7731
ZYNQ 复位子系统
VIVADO 保存BD配置相关配置到脚本，并将脚本导入到BD中
最新发布
qq_50959698的博客
07-08 315
VIVADO BD（block design）
Xilinx-ZYNQ7000系列-学习笔记（3）：系统复位与启动
qq_42826337的博客
11-30 7364
Xilinx-ZYNQ7000系列-学习笔记（4）：系统复位与启动 一、复位 ZYNQ-7000 SoC系统中的复位可以由硬件、看门狗定时器、JTAG控制器或软件产生，可用于驱动系统中每个模块的复位信号。其中，硬件复位由上电复位信号PS_POR_B和系统复位信号PS_SRST_B驱动。在PS中，有3个看门狗定时器可用来产生复位信号；JTAG控制器产生的复位信号可产生系统级复位信号，或者只用于复位P...
ZYNQ设计中关于时钟设计错误问题
gurenxin1562的博客
11-09 229
所以我们还需要再理解一下手册与原理。之前打开器件手册发现差分晶振有这么几种信号类型。查找关于这几类信号的知识，原文链接如下：差分晶振_LVDS/LVPECL/HCSL/CML模式-CSDN博客(77 封私信 / 80 条消息) 什么是PECL电平 - 知乎 (zhihu.com)我就不全复制过来了，里面有解释关于差分晶振与PECL电平的详细内容，方便我们日后查看。
ZYNQ VIVADO SDK调试技巧
10-28
本文将详细介绍Zynq Vivado SDK中的几个关键调试技巧，帮助开发者更高效地解决常见的工程问题。 #### 一、处理工程加载时的警告提示 **问题描述：** 当首次打开一个Zynq工程时，可能会遇到一个弹窗警告，提示某些...
LAB2.rar_dangbingjoe_vivado zynq_vivado zynq设计_zynq
07-14
zynq上实现流水灯的软硬件协同设计，利用vivado 2015.2版本eda软件开发。
vivado-boards-master_Zynq_ZedBoard_Vivado_vivadoboard_zynq_
09-30
标题中的“vivado-boards-master_Zynq_ZedBoard_Vivado_vivadoboard_zynq_”暗示了这个压缩包与Xilinx公司的Vivado工具、Zynq系列FPGA以及ZedBoard开发板相关。Vivado是一款综合性的硬件描述语言（HDL）开发环境，...
黑金zynq-7010的vivado工程文件2
12-12
这些文件和标签共同构成了一个完整的Zynq-7010嵌入式系统设计，涵盖了硬件加速、网络通信、文件系统管理和用户界面等多个关键领域，展示了Vivado在复杂系统设计中的强大能力。通过这样的工程，开发者可以构建定制化...
AXI DMA LOOP Vivado建立BD详细过程1
08-08
在本文中，我们将深入探讨如何使用Vivado建立一个基于AXI DMA的FPGA设计，以及涉及的关键知识点。首先，我们需要创建一个新的FPGA工程，命名为"Miz_sys"，然后添加并配置ZYNQ IP，这一步是针对Zynq SoC平台的，其中...
zynq ps 时钟管理 linux,怎么对ZYNQ的FCLK做时钟组约束
weixin_31299075的博客
05-16 883
前言对于包含PS和PL的设计，两者的数据交互PL必然会用到PS端的时钟。对于FCLK(PS端时钟输入到PL端)的约束，此时钟的基础约束已在IP中产生。以下想约束其异步时钟的时钟组特性。注意事项：FCLK的名字在综合时不可见，在适配阶段才可见，所以对于约束文件的属性需要选择只在适配阶段有效，否则综合时报警告(感觉无伤大雅)。但PL中又有别的时钟，与FCLK是异步的，而且这些时钟之间并不需要进行时序分...
ZYNQ的时钟系统及fclk时钟组约束
crjmail的博客
01-05 1286
ZYNQ PS端最多可以分配四个时钟供给PL端使用，通过PS端供给PL使用的时钟，在最后添加约束文件时，只需要对功能I/O进行约束，不需要再关注时钟约束的问题。以上主要是针对于zynq7000系列芯片的时钟系统介绍，参考文档是ug585.2、针对于zynq ultral scale 系列芯片，可参考文档ug1085。3、关于ps端提供的时钟是否需要进行时钟约束。但是如果需要做时钟组约束，可参考链接。1、时钟系统可参考链接。
ZYNQ学习笔记——7_ZYNQ程序固化实验
www_haha__的博客
07-15 761
vitis版本，使用Flash固化。
[ZYNQ入门宝典]爱之初体验
weixin_42229533的博客
09-13 6279
碎碎念： ZYNQ系列的FPGA从问世到如今已历经好几年。作为最先进的SOC系列之一，市场用实际行动证明了Xilinx公司在硬件架构上所具有的前瞻性，ZYNQ在越来越多的场景下发挥了其独具魅力的作用，雷达、人工智能、数据加速等等不计其数。博主不才，几个月前还一直在使用ISE14.7。机缘巧合，手头有个项目正好要用到ZYNQ,实验室也刚好买了706开发板，于是想以此为契机把ZYNQ系列产品好好研究...
Xilinx MIG IP核app_wdf_rdy信号一直为低
m0_46498597的博客
12-16 3054
1.1 Xilinx MIG IP核app_wdf_rdy信号一直为低 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Xilinx MIG IP核app_wdf_rdy信号一直为低； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）
Xilinx ZYNQ 7000学习笔记一（复位和启动）
u011116085的博客
09-15 5749
Xilinx ZYNQ 7000 复位和启动流程
第一课--BD的使用
啦啦啦啦啦
07-23 2871
0，前言 小声bb。首先很很感谢尤恺元老师的系列免费课程，FPGA公开直播课每周开课一次免费课程在这里可以看。B站也有。我看了很多zynq的教程，米联客的，黑金的，李工的，还有diligant官方的教程等等，这里不做评级。单纯感谢一下所有大佬提供的开源教程。凯元老师讲的很不错，特此总结一个系列记录下来。最后感谢！！！ 1，ZYNQ的架构 学习zynq，起码大概知道人家是什么吧。所谓知己知彼，...
zynq设计学习笔记5——AXI_GPIO之按键中断控制LED灯实验
qq_42025108的博客
01-22 3317
在本实验中，我们将通过调用AXI GPIO IP核，使用中断机制，实现底板上PL端按键控制PS端GPIO，并使用EMIO控制LED灯的亮灭。首先，axi_gpio与之前的GPIO的区别：之前的GPIO是硬核，是ps端实际存在的外设电路；而axi_gpio是软核，实现的时候需要由fpga的pl端去搭建。下面为实验步骤： **第一步：**根据建立Vivado工程，本设计所使用的开发板为pynq-z2。再Create Block Design，先添加zynq，并对其进行设置：（1）添加UART，并设置1位宽的EM
Zynq AXI地址空间分配
weixin_44877786的博客
02-14 5785
1、地址映射 图1 Zynq地址映射 当PS作为从机时，地址分配在0010_0000~3FFFFFFF;当PS作为主机使用M_AXI_GP0时，地址分配在4000_0000~7FFFFFFF;当PS作为主机使用M_AXI_GP1时，地址分配在8000_0000~BFFFFFFF。 2、例：PS作为主机调用M_AXI_GP0的地址分配 3、例：PS作为主机调用AXI_GPIO的地址分配 ...
zynq vivado
08-30
Zynq Vivado 是一个针对 Xilinx Zynq 系列可编程逻辑设备的集成开发环境。它提供了一个图形化的用户...您可以在 Vivado 中进行设计约束、逻辑综合、布局和布线等操作，最终生成一个可下载到 Zynq 设备的比特流文件。
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值