亚稳态与同步器及其Verilog实现

避免亚稳态最常见的方法是在跨时钟域的信号上加上一个或多个同步触发器，这种方法用一个完整的时间周期来解决第一级同步触发器的亚稳态问题。需要注意的是，一个异步信号不应被多个同步器所同步，这会引起引起冒险竞争。

本文主要介绍两级同步器两种不同的模式：

模式一：异步输入信号比同步器时钟周期大（如从慢时钟域到快时钟域），两级同步器的基本形式

模式二：异步输入信号比同步器时钟周期小（如从快时钟域到慢时钟域），避免漏采样

模式一电路：其中synch_in是同步器的同步输入端，接收的是异步信号。

模式一coding：

模式二电路：其中synch_in是同步器的同步输入端，接收的是异步信号。

模式二coding：