xilinx 异步fifo仿真问题

已于 2024-05-07 19:20:28 修改
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于 2024-05-06 20:13:57 首次发布
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vivado2016.2 异步fifo ip核 full信号异常

异步FIFO FULL为不定态

  1. 环境 ：vivado 2016.2 异步FIFO ip， 配置IP时，复位full信号值1
  2. 现象：复位信号有效时，full置1，复位结束后full为不定态
    在这里插入图片描述
  3. 解决方法：写时钟wr_clk自我赋值导致(有个模块端口input写成output了)。
    例如 clka = clk125, clkb = clk125 , clkb = clka
SZU_PANG
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