3.5 以太网 ETH Ethernet
一、关于OSI中的MAC和PHY
开放系统互连参考模型 (Open System Interconnect 简称OSI）：7层模型从低到高分别是：物理层、数据链路层、网络层、传输层、会话层、表示层和应用层。
一张非常强大的OSI七层模型图解。。。
硬件主要接触的是最底下两层，数据链路层的MAC(Media access control,媒体访问控制)和物理层的PHY。
Ethernet的接口实质是MAC通过MII总线控制PHY的过程。
按照OSI七层结构来看，MAC是在数据链路层，而PHY属于物理层。
关于CPU、MAC和PHY三者的组成方式如下，常用方案二，造成以太网 MAC 和 PHY 单片整合难度高的原因是什么？
PHY 整合了大量模拟硬件，而 MAC 是典型的全数字器件。芯片面积及模拟/数字混合架构是为什么先将 MAC 集
成进微控制器而将 PHY 留在片外的原因。更灵活、密度更高的芯片技术已经可以实现 MAC 和 PHY 的单芯片整合。
MII 界面传递了网络的所有数据和数据的控制，而MAC 对PHY 的工作状态的确定和对PHY 的控制则是使用MIIM/SMI（Serial Management Interface）界面通过读写PHY 的寄存器来完成的。
DMA(Direct Memory Access，直接存储器访问) 是所有现代电脑的重要特色，它允许不同速度的硬件装置来沟通，而不需要依赖于 CPU 的大量中断负载。
以太网原理：MAC和PHY.PDF
Mac与Phy组成原理的简单分析
二、MII常用接口
MII是英文Medium Independent Interface的缩写，翻译成中文是“媒体独立接口”，该接口一般应用于以太网硬件平台的MAC层和PHY层之间，媒体独立表明在不对MAC硬件重新设计或替换的情况下，任何类型的PHY设备都可以正常工作。包括分别用于发送器和接收器的两条独立信道，每条信道都有自己的数据、时钟和控制信号。MII数据接口的类型有很多，常用的有MII、RMII、SMII、GMII、RGMII、SGMII、QSGMII、XGMII、XAUI等。下面对它们进行一一介绍。
以太网知识01 Media Independent Interface （MII) 媒体独立接口
2.1 MII(4bit，16线)
MII 接口共有16根线。
TXD(Transmit Data)[3:0]：数据发送信号，共4根信号线；
TX_EN(Transmit Enable)： 发送使能信号，只有在TX_EN有效期内传的数据才有效；
TX_CLK：发送参考时钟，100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。注意，TX_CLK时钟的方向是从PHY侧指向MAC侧的，因此此时钟是由PHY提供的。
TX_ER(Transmit Error)：发送数据错误提示信号，同步于TX_CLK，高电平有效，表示TX_ER有效期内传输的数据无效。对于10Mbps速率下，TX_ER不起作用；
RXD(Receive Data)[3:0]：数据接收信号，共4根信号线；
RX_DV(Reveive Data Valid)： 接收数据有效信号，作用类型于发送通道的TX_EN；
RX_CLK：接收数据参考时钟，100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。RX_CLK也是由PHY侧提供的。
RX_ER(Receive Error)：接收数据错误提示信号，同步于RX_CLK，高电平有效，表示RX_ER有效期内传输的数据无效。对于10Mbps速率下，RX_ER不起作用；
COL：Collision Detectd，冲突检测信号，不需要同步于参考时钟，只有PHY在半双工模式下有效。
CRS：Carrier Sense，载波侦测信号，不需要同步于参考时钟，只要有数据传输，CRS就有效，另外，CRS只有PHY在半双工模式下有效；
像TJA1101这种100BASE-T1 PHY 基本都是全双工的双向通信模式，所以COL跟CRS是不需要的。(车载以太网固定工作在全双工模式下，故应用在汽车环境需要14根线。)
另外MDIO也是MII接口的一部分(这里如果一起算上就是18根线)，用于在MAC和PHY之间传递配置信息。在系统上电瞬间，PHY芯片通过管脚的电平状态确定原始设置，进而通过MDIO更改配置。
2.2 RMII(2bit，8线)
相比于MII接口，RMII有以下四处变化：
1.TXCLK 和 RXCLK 两个时钟信号，合并为一个时钟 REFCLK(双向)
2.时钟速率由 25MHz 上升到 50MHz，单向数据由 4 bits 变为 2 bits
3.CRS 和 RXDV 合并为一个信号 CRSDV
4.取消了 COL 信号。TX_ER？RMII一般也不用。
RMII 接口共有8根线。
RMII即Reduced MII，是MII的简化板，。
TXD[1:0]：数据发送信号线，数据位宽为2，是MII接口的一半；
RXD[1:0]：数据接收信号线，数据位宽为2，是MII接口的一半；
TX_EN(Transmit Enable)：数据发送使能信号，与MII接口中的该信号线功能一样；
RX_ER(Receive Error)：数据接收错误提示信号，与MII接口中的该信号线功能一样；
CLK_REF：是由外部时钟源提供的50MHz参考时钟(可以是25M的无源晶振倍频也可以是50M的有源晶振)，与MII接口不同，MII接口中的接收时钟和发送时钟是分开的，而且都是由PHY芯片提供给MAC芯片的。这里需要注意的是，由于数据接收时钟是由外部晶振提供而不是由载波信号提取的，所以在PHY层芯片内的数据接收部分需要设计一个FIFO，用来协调两个不同的时钟,在发送接收数据时提供缓冲。PHY层芯片的发送部分则不需要FIFO，它直接将接收到的数据发送到MAC就可以了。
CRS_DV：此信号是由MII接口中的RX_DV和CRS两个信号合并而成。当介质不空闲时，CRS_DV和RE_CLK相异步的方式给出。当CRS比RX_DV早结束时(即载波消失而队列中还有数据要传输时)，就会出现CRS_DV在半位元组的边界以25MHz/2.5MHz的频率在0、1之间的来回切换。因此，MAC能够从 CRS_DV中精确的恢复出RX_DV和CRS。
在100Mbps速率时，TX/RX每个时钟周期采样一个数据；在10Mbps速率时，TX/RX每隔10个周期采样一个数据，因而TX/RX数据需要在数据线上保留10个周期，相当于一个数据发送10次。
当PHY层芯片收到有效的载波信号后，CRS_DV信号变为有效，此时如果FIFO中还没有数据，则它会发送出全0的数据给MAC，然后当FIFO中填入有效的数据帧，数据帧的开头是“101010—”交叉的前导码，当数据中出现“01”的比特时，代表正式数据传输开始，MAC芯片检测到这一变化，从而开始接收数据。
当外部载波信号消失后，CRS_DV会变为无效，但如果FIFO中还有数据要发送时，CRS_DV在下一周期又会变为有效，然后再无效再有效，直到FIFO中数据发送完为止。在接收过程中如果出现无效的载波信号或者无效的数据编码，则RX_ER会变为有效，表示物理层芯片接收出错。
2.3 SMII(1bit，4线)-少用
SMII接口共有4根线。
TXD：发送数据信号，位宽为1；
RXD：接收数据信号，位宽为1；
SYNC：收发数据同步信号，每10个时钟周期置1次高电平，指示同步。
CLK_REF：所有端口共用的一个参考时钟，频率为125MHz，为什么100Mbps速率要用125MHz时钟？因为在每8位数据中会插入2位控制信号，请看下面介绍。（相当于数据量翻了10/8=1.25倍，所以频率也相应的增大1.25倍)
TXD/RXD以10比特为一组，以SYNC为高电平来指示一组数据的开始，在SYNC变高后的10个时钟周期内，TXD上依次输出的数据是：TXD[7:0]、TX_EN、TX_ER，控制信号的含义与MII接口中的相同；RXD上依次输出的数据是：RXD[7:0]、RX_DV、CRS，RXD[7:0]的含义与RX_DV有关，当RX_DV为有效时(高电平)，RXD[7:0]上传输的是物理层接收的数据。当RX_DV为无效时(低电平)，RXD[7:0]上传输的是物理层的状态信息数据。见下表：
当速率为10Mbps时，每一组数据要重复10次，MAC/PHY芯片每10个周期采样一次。
MAC/PHY芯片在接收到数据后会进行串/并转换。
2.4 GMII(8bit，24线)
GMII接口共有24根线。
GMII前面G表示Gigabit,代表支持1000M的传输速率。与MII接口相比，GMII的数据宽度由4位变为8位，GMII接口中的控制信号如TX_ER、TX_EN、RX_ER、RX_DV、CRS和COL的作用同MII接口中的一样，发送参考时钟GTX_CLK和接收参考时钟RX_CLK的频率均为125MHz(1000Mbps/8=125MHz)。
在这里有一点需要特别说明下，那就是发送参考时钟GTX_CLK，它和MII接口中的TX_CLK是不同的，MII接口中的TX_CLK是由PHY芯片提供给MAC芯片的，而GMII接口中的GTX_CLK是由MAC芯片提供给PHY芯片的。两者方向不一样。
在实际应用中，绝大多数GMII接口都是向下兼容MII接口的，可以像MII一样工作在 100Mbps 和 10Mbps 的数据速率。所以，一般的GMII接口都有两个发送参考时钟：TX_CLK和GTX_CLK(两者的方向是不一样的，前面已经说过了)，在用作MII模式时，则使用TX_CLK和8根数据线中的4根。
2.5 RGMII(4bit，12线)
RGMII接口共有12根线。
RGMII即Reduced GMII，是GMII的简化版本(取消掉不重要的如 CRS, COL 等信号)，将接口信号线数量从24根减少到12根，**时钟频率仍旧为125MHz，TX/RX数据宽度从8为变为4位，为了保持1000Mbps的传输速率不变，RGMII接口在时钟的上升沿和下降沿都采样数据。**在参考时钟的上升沿发送GMII接口中的TXD[3:0]/RXD[3:0]，在参考时钟的下降沿发送GMII接口中的TXD[7:4]/RXD[7:4]。RGMII同时也兼容100Mbps和10Mbps两种速率，此时参考时钟速率分别为25MHz和2.5MHz(数据仅在时钟上升沿采样)。
注意在RGMII接口中，MAC 在 TXC 上一直提供时钟信号，而不像在GMII接口中那样，10/100Mbps 模式下时钟是由 PHY 提供（TXCLK），而 1000Mbps 模式下时钟是由 MAC 提供（GTXCLK）。
TX_EN(TX_CTL)信号线上传送TX_EN和TX_ER两种信息，在TX_CLK的上升沿发送TX_EN，下降沿发送TX_ER；同样的，RX_DV(RX_CTL)信号线上也传送RX_DV和RX_ER两种信息，在RX_CLK的上升沿发送RX_DV，下降沿发送RX_ER。
在RGMII中应用到源同步时钟，即数据与时钟信号是同步的。这要求在PCB设计中，要对时钟信号额外增加 1.5~2 ns 的延迟以保证接收端的建立/保持时间满足要求。在 RGMII v2.0 规范中有定义MAC/PHY内部延迟（RGMII-ID），由此避免PCB设计中再要增加这个延迟。
2.6 SGMII(1bit，4线)
SGMII接口共有4根线
SGMII即Serial GMII，串行GMII，收发各一对差分信号线，发送和接收时钟频率均为625MHz（在 10/100Mbps 工作模式下，数据分别重复发送 100/10 次，因此时钟always是 625MHz），在时钟信号的上升沿和下降沿均采样(采用 DDR 模式)，参考时钟RX_CLK由PHY提供，是可选的，主要用于MAC侧没有时钟的情况，一般情况下，RX_CLK不使用。收发都可以从数据中恢复出时钟。（也就是包含时钟恢复电路（CDR, Clock and Data Recovery circuitry ）系统）
在TXD发送的串行数据中，每8比特数据会插入TX_EN/TX_ER 两比特控制信息，同样，在RXD接收数据中，每8比特数据会插入RX_DV/RX_ER 两比特控制信息，所以总的数据速率为1.25Gbps=625Mbps2. 有效数据即为1.25Gbps80%=1Gbps。
其实，大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完全兼容，只需配置寄存器即可)，直接外接光模块，而不需要PHY层芯片，此时时钟速率仍旧是625MHz，不过此时跟SGMII接口不同，SGMII接口速率被提高到1.25Gbps是因为插入了控制信息，而SerDes端口速率被提高是因为进行了8B/10B变换，本来8B/10B变换是PHY芯片的工作，在SerDes接口中，因为外面不接PHY芯片，此时8B/10B变换在MAC芯片中完成了。8B/10B变换的主要作用是扰码，让信号中不出现过长的连“0”和连“1”情况，影响时钟信息的提取，关于8B/10B变换知识，我后续会单独介绍。
SerDes和SGMII，SGMII接口才是支持10/100/1000M自适应，SerDes接口仅仅具备1000Mbps数据收发功能，不支持速率的自适应。
既然已经串行化了是不是不用接PHY芯片了？答案是否定的。因为常用ethernet介质为双绞线。而802.3协议里的物理层定义的信号为PAM5。而PCS输出的信号为NRZ信号。当然如果用sgmii实现两个芯片的mac层短距互联也是可以的，这就超出了802.3协议的定义了。
SGMII协议解析
这里有个问题，RGMII到底比SGMII好在哪呢？
毕竟两者都可以兼容1000/100/10M，而SGMII相对来说功耗又低，接口引脚数又少。当然RGMII可以跟GMII/RMII/MII这些接口兼容，可能这就是它的优势吧。
2.7 QSGMII(1bit，4线)
不同于SGMII 1.25Gbps线路速率，QSGMII 5Gbps线路速率，以字节交织的方式0/1/2/3，并行传输4路SGMII，编码方式还是8b/10b。
QSGMII相当于四个SGMII，而每个SGMII速率可以达到1.25G，所以QSGMII速率可以达到5G，即可同时支持四个数据通道（SGMII）进行数据传输。QSGMII需要占用4路MAC。
2.8 XGMII(32bit，74~16线)
XGMII: “x”在罗马数字中表示10，10 Gigabit Media Independent Interface
XGMII 是用于10G以太网的MAC与PHY设备间通信的接口标准，它包括 32 bits 的数据通道（RXD & TXD），两组 4 bits 的控制通道（RXC & TXC）和两组时钟（收/发），时钟频率 156.25 MHz ，工作在 DDR 模式。下图表示XGMII接口的连接示意图，注意 RXD/TXD 信号上的 36 表示 32 bits 数据 + 4 bits 控制信号，其中每 8 bits 数据称为 1 个Lane，共用 1 路控制信号。
10 Gbps = 156.25 MHz * 32 bits * 2
XGMII信号数目（74 根）较多，通常用于芯片内的连接，不适合作为芯片间通信的接口，因此协议定义XGXS（XGMII eXtender Sublayer）子层以缩减信号数目，简化硬件设计。XGXS 子层主要完成 8b/10b 编码和不同Lane之间的去偏斜等功能。如下图所示，在信号链的两端，MAC和PHY 都包括XGXS子层，XAUI 是 XGXS 之间通信的接口。
XAUI 接口包括4组发送差分对和4 组接收差分对，共 16 根信号。每组差分对（Lane）的数据速率为 3.125 Gbps，因此总的数据速率为 4 * 3.125 Gbps = 12.5 Gbps，考虑到8b/10b的效率为80%，因此实际数据速率为 12.5Gbps * 80% = 10 Gbps。（每个lane走2.5G有效数据，实际是3.125G，因为每8bit下插2bits的csma/cd的控制信号）
由于受电气特性的影响，XGMII接口的PCB走线最大传输距离仅有7cm，并且XGMII接口的连线数量太多，给实际应用带来不便，因此，在实际应用中，XGMII接口通常被XAUI接口代替，XAUI即10 Gigabit attachment unit interface，10G附属单元接口，XAUI在XGMII的基础上实现了XGMII接口的物理距离扩展，将PCB走线的传输距离增加到50cm，使背板走线成为可能。
以太网MII接口类型大全 MII、RMII、SMII、SSMII、SSSMII、GMII、RGMII、SGMII、TBI、RTBI、XGMII、XAUI、XL
MII_GMII_RGMII_RMII_SMII_SSMII_TBI_RTBI
扫盲-以太网MII接口类型大全-MII、RMII、SMII、GMII、RGMII、SGMII、XGMII、XAUI、RXAUI
以太网知识01 Media Independent Interface （MII) 媒体独立接口
IEEE P802.3ae 10 Gigabit Ethernet Task Force
802.3_SECTION4/SECTION5.pdf
三、电路设计相关问题
3.1 供电设计问题
1.对于与系统电源共享的外部供电轨，建议使用铁氧体磁珠隔离系统电源，以允许在PHY部分对供电平面进行局部滤波。每条供电轨应作为电源平面布线，而不是粗线。
2.去耦电容器，每个电源引脚一个（例如，1μF），应放置在芯片附近。每个供电轨应放置一个大容量电容器（例如，10μF或22μF）。去耦电容器和大容量电容器都应位于铁氧体的器件侧。电容可以放芯片背面。
3.到过孔和去耦电容的电源走线的厚度应与电源引脚的厚度相同或更大。
4.PHY芯片的VSSC脚跟晶振的地不应隔离，应直接连接到完整的接地平面。
3.2 接口器件选型
关于MDI线上的共模电感，隔直电容，共模终端，ESD保护管，晶振的选型。
1.共模电感，详细参考“OA 100Base-T1_CMC Test Specification v1.0_17”这份文件。
1000M推荐用DLW32MH101XT2L，类似型号DLW32MH101XK2L(这个适用于A2B)。100M推荐用DLW32MH201XK2L/DLW43MH201XK2
2.共模终端上的R1,R2，1k电阻，要求容差小于1%，功率大于0.4w，ESD大于6kV。这个功率要求是比较高的，市面上如Vishay的RCS08051K00FKEA可以参考。
隔直电容，100nf，容差小于等于10%，耐压值大于50V。
3.ESD防护器件的要求如下。
100BASE-T1/1000BASE-T1汽车以太网
推荐设计，如TDK的VDR压敏电阻。
也有用TVS的WE05DUCF-BF，靠近芯片端放置，另外注意这里也是在共模电感前后进行分地处理。用的共模电感也DLW32MH101XT2L。
4.外挂晶振要求
根据IEEE 802.3的要求，外部参考时钟产生的频率必须具有优于±100 ppm的总精度，PHY才能正常工作。
如下为博通芯片design guide的推荐设计。
3.3 layout注意事项
3.3.1 xMII单端接口
常用RGMII接口要求如下。
器件位置：
串联电阻靠近发送端摆放；阻值随不同PHY 选型而可能不同。
阻抗控制：
RGMII 数据走线的单端阻抗为50 Ω ±10 %；
走线长度宽度：
走线总长不大于 5inch。
走线过孔间距：
Tx 信号线（RGMII_CK_TX 到RGMII_TX_[0:3]/RGMII_CTL_TX)）之间走线线距应至少2 倍线宽；Rx 信号线（RGMII_CK_RX 到RGMII_RX_[0:3]/RGMII_CTL_RX）之间也是2 倍线宽；
Tx 信号线与Rx 信号线之间的间距应至少是线宽的2.5 倍，与所有其他信号的间距应至少是线宽的3 倍；同时在PCB 空间足够的情况下，建议对每个信号进行接地屏蔽；
等长匹配：
Tx 信号线（RGMII_CK_TX、RGMII_CTL_TX、RGMII_TX_[0:3]）之间的长度匹配应该小于2 mm；Rx 信号线（RGMII_CK_RX、RGMII_CTL_RX、RGMII_RX_[0:3]）之间的长度匹配也应该小于2 mm；Rx 信号线与Tx 信号线之间不要求做等长匹配；
其他注意事项：
1.RGMII_INT 和RGMII_RST_N 在模块端为1.8 V 电压域，如果与PHY 端电平不匹配，需要加电平转换电路。
2.RGMII 数据和控制信号需要远离敏感信号，如射频、模拟信号，以及时钟、DC-DC 等噪声信号；
3.为了尽量减少辐射和最大限度地提高抗干扰性能，RGMII和SGMII信号应该在内层上走线，理想情况下整个总线长度都应该在同一层上。将xMII接口的源串联电阻器靠近发送器引脚，并在端接电阻后直接插入内层。如果使用SGMII，则在接收器附近放置交流耦合电容器。在可能的情况下，对于xMII接口，使用最低的MAC接口电压来降低发射，例如1.8V RGMII（VDDO=1.8V）比2.5V或3.3V更可取，2.5V比3.3V RGMII更可取。
4.对于每个改变层的信号，假设走线层都参考GND。在每个信号过孔附近放置一个回流路径过孔，以连接两个GND平面参考点，从而为每个高速信号通路建立良好的回流路径，这一点至关重要。
5.不要在模拟信号附近布置数字信号或电源线。在不同的层上布置这些信号。如果不可避免，应用3W规则保持足够的走线间距。
6.在接口时钟上使用5W规则间隔。
7.避免在走线中出现90度弯曲以及过孔上方/下方布线。应保持通孔与走线之间的最大距离。
8.差分走线需要避免经过任何其他信号通孔或反焊盘的任何边缘（0.8 mm）。
9.电源和接地过孔应为12mil，而SERDES信号过孔应为5倍线宽和5倍介电高度。
10.差分对之间的间隔应尽可能宽；这在很大程度上取决于决定走线宽度的板层数量。通常，为了获得最佳结果，差分对之间的间隔应为当相邻对信号在同一方向上移动时的宽度乘以4。
3.3.2 SERDES/MDI差分接口
器件位置：
对于SGMII，交流耦合电容/隔直电容(0402,0.1uF,X7R with ESR < 10Ω @ 10 GHz)，靠近接收端放置。电容下方的接地平面要挖空，以减少由于焊盘大于走线而产生的额外电容。(减小从交流电容器焊盘到焊盘下方基准面的并联电容，基准面空隙的形状应与电容器及其焊盘的形状相同,大小也差不多)
阻抗控制：
高频SGMII/SERDES和MDI差分对均为100Ω阻抗。
走线长度宽度：
100Ω差分对的最小走线宽度应为5 mils。
在FR4或FR408HR PCB材料上，最大MDI走线可达到5.5(英尺)，最佳性能应保持在3(英尺)以下。
走线过孔间距：
SERDES差分对之间的间距应不小于24 mils。
SERDES和电源通孔之间的间距应不小于10 mils。
属于不同端口的差分对之间的间隔不应小于32 mils，以实现-70 dB串扰隔离。
等长匹配：
SERDES差分对的P线和N线应在±5 mils内匹配。
MDI差分对的P线和N线应在±1 mil内匹配。
TX跟RX之间不需要等长。
对差分走线可分段校正偏差，通过在曲线的内角添加颠簸来保持差分对在拐角之后距离始终相等。(两个颠簸比一个好，但是一个也可以用来平衡差分倾斜)
其他注意事项：
1.MDI-p和MDI-n的对称设计是获得最佳EMI性能的关键，包括走线、焊盘和通孔都是100%对称的，MDI路径上的任何不对称都会产生额外的共模噪声。
2. 出于ESD考虑，在MDI下做分地处理，需要一个独立于数字地的机箱地，板上连接器侧部分为机箱地，连接到外部的机箱地平面。
DGND位于CMC的芯片侧，两个平面用电阻器或电容器连接在一起。
3.MDI走线必须参考地平面，不允许参考电源平面。
4.出于EMC考虑，MDI下方所有地层掏空(另外添加，项目经验，像网口带变压器的那种就是所有层都掏空)
理由如下。
四、参考链接
千兆网Out了！详解2.5G/5G/10G Base-T以太网接口物理层一致性测试！(附视频)
车载以太网（上）
车载以太网（中）
车载以太网（下）
以太网驱动详解之 MAC、MII、PHY 详解
以太网接口总线类型笔记
车载以太网技术连载（一）：汽车为什么需要以太网？
1万+
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