从零开始学习信号完整性--10-电平标准（3）

今天介绍CML电平和LVDS电平。

CML电平

CML（Current-Mode Logic）接口结构简单，被广泛应用于网络物理层的传输和高速Serdes器件。它的数据速率取决于驱动器和接收器的生产工艺，可以达到几十Gbps。输入输出结构中都已经做好的50ohm的匹配，互连线路上不需要任何匹配从而减少了外围器件。它所提供的信号摆幅较小从而使器件的功耗更低。需要注意的是CML电平没有任何标准，从而出现了很多供应商自行制定的规范，因此工程师在使用CML电平时一定要仔细查阅芯片手册。

以MAX3831、MAX3832 为例列出了CML 器件的输入输出技术参数：

下面再来看一下CML电平的输入输出结构。

CML电平输出结构

        CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50Ω，如下图中所示。

        输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到地的恒流源典型值为16mA，假定CML 输出负载为一50Ω上拉电阻（相当于16mA电流流过两个50ohm并联电路，输出单端幅值理论上为16mA X 25ohm = 400mV），则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模电压为Vcc-0.2V。

        若CML输出采用交流耦合至50Ω负载，这时的直流阻抗有集电极电阻决定（AC耦合时，到负载的直流电流被耦合电容割断，直流电流只流过了输出结构集电极的50ohm电容，就导致在50ohm电阻上产生了800mV的直流电压其共模电压就是VCC-0.4V。但是在交流情况下AC电容被短路因此，单端幅值还是400mV、差分幅值为800mV），CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。在交流和直流耦合情况下输出波形见下图。

CML电平输入结构

        CML 输入结构有几个重要特点，这也使它在高速数据传输中成为常用的方式。 CML 输入阻抗为50Ω，容易使用。输入晶体管作为射随器，后面驱动一差分放大器。

        因为在CML电路内已经集成了匹配（偏置）电阻，所以CML电路之间的互连就很简单。如果是直流耦合，就不需要外围元件；交流耦合时用两个耦合电容就行了。 

CML接口的互连

        由于CML电平的输出和输入结构内部都已经包含了50ohm的匹配，CML接口之间的互连非常简便。主要有直流耦合和交流耦合两种互连方式。

        直流耦合方式最为简便不需要添加任何器件。对于高速serdes来说这种方式对信号质量最为有利，可以消除AC耦合电容和其它匹配器件带来的阻抗不连续（器件焊盘和PCB布线线宽的不匹配）。也正因为如此直流耦合往往能够达到比交流耦合更高的速率要求。

        当收发两端的器件使用相同的电源时，CML 到CML 可以采用直流耦合方式，这时不需加任何外围器件；当收发两端器件采用不同电源时，一般要考虑交流耦合，如下图中所示，注意这时选用的耦合电容甚重选择否则会导致信号质量的恶化：容值太小会导致信号存在严重的过零点漂移，导致ISI的增大使信号的眼宽变小；容值太大又会使信号的边沿变缓。通常使用的交流耦合电容的容值为100nF，在2.5GHz以内电容的容值对信号的影响可能不会很大，但随着信号速率的提高电容的容值需要通过仿真或者严格根据所设计总线的标准来进行设计。甚至当速率高到一定程度时交流耦合已经不能满足要求，必须采用直流耦合。

 

 

LVDS电平

        LVDS（low-voltage differential signaling）即低电压差分信号电路，又称RS644总线接口，是National semiconductor公司于20世纪90年代推出的一种数据传输和接口技术。LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：

1. 低压，低摆幅（约为350 mV），高速。LVDS物理接口使用1.2V偏置电压作为基准，提供大约350mV的摆幅（0.85—1.55V），低电流驱动模式意味着可实现高速传输，ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。

2 .低功耗。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。

3 .具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。

所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

LVDS电路结构

        最基本的LVDS器件就是LVDS驱动器和接收器。LVDS电路采用电流模逻辑，其输出包括一个恒流源提供差分对的驱动电流。输出高电平是两个N管导通，在接收器前的匹配电阻处产生正向压降；当输出低电平时两个P管导通，在接收器前的匹配电阻处产生负向压降。接收器根据匹配电阻处的压降解析出逻辑电平，正向为“1”负向为“0”。恒流源电流通常为3.5 mA。如下图，LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。（电流源为恒流特性，终端电阻在100—120 欧姆之间，则电压摆动幅度为：3.5mA x 100=350Mv；3.5mA x 120=420mV。）

        由逻辑“0”电平变化到逻辑“1”电平是需要时间的，由于LVDS信号摆幅很小，其由逻辑“0”电平到逻辑“1”电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化的信号。其电压低，功耗也低。

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        LVDS这一结构和ECL差分逻辑类似，只不过LVDS采用了低功耗的CMOS管。正由于其低功耗的特性，使LVDS电平不仅能够通过线缆进行较长距离的传输而且与传统的RS-422、PECL相比具有很多优点。LVDS电平的摆幅相当于PECL电平的一半，只有RS422、TTL电平的1/10左右。LVDS的电压特性不依赖于指定的供电电压，可以使用3.3V、2.5V甚至5V供电便于移植。而PECL电平则不同如果在不同电压系统中移植需要保证驱动、接收的共模电平的一致性可能需要重新设计匹配电阻的阻值。

        LVDS 信号摆幅小，从而使得该结构可以在2.4V 的低电压下工作。LVDS 输入单端信号电压可以从0V 到2.4V 变化，单端信号摆幅为400mV，这样允许输入共模电压从0.2V 到2.2V范围内变化，也就是说LVDS 允许收发两端地电势有±1V的落差。相比PECL电平来说LVDS基本上可以不用考虑驱动器和接收器的共模电平匹配问题。