FPGA学习之边沿检测代码小答

最新推荐文章于 2024-06-14 15:34:33 发布

小达爱学习

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文章标签： fpga开发学习

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always @(posedge clk)
  if(rst)
     delay <= 0;
  else
     delay <= ctrl_high_temp_en;   // orig是原信号

wire pos_signal = ctrl_high_temp_en && (~delay);        // 在15°到30°区间
wire neg_signal = ( ~ctrl_high_temp_en ) && delay;      // 不在15°到30°区间