1 寄存器电路的设计方式
废话:时序逻辑设计是核心,而寄存器又是时序逻辑的基础。
1: 简单的时序输入输出模型
如下图所示,在每个时钟信号clk的有效沿(通常是上升沿),输入端数据din将被锁存到输出端dout。
## verilog 例程
module dff(clk, din, dout);
input clk;
input din;
output dout;
reg dout;
always@(posedge clk) begin
dout <= din;
end
endmodule
2: 带异步复位的寄存器输入输出模型
如下图所示。在每个时钟信号clk的有效沿(通常是上升沿),输入端数据din将被锁存到输出端dout;而异步复位信号clr的下降沿(低电平有效复位)将强制给输出数据dout赋值为0(不论此时的输入数据din取值),此输出状态将一直保持到clr拉高后的下一个clk 有效触发沿;
module dff(clk, rst_n, din, dout);
input clk;
input rst_n;
input din;
output dout;
reg dout;
always@(posedge clk or negedge rst_n) begin
if(!rst_n) dout <= 1'b0;
else dout <= din;
end
endmodule
3: 带异步置位的寄存器输入/ 输出的模型
如下图所示,在每个时钟信号clk的有效沿,输入端数据din将被锁存到输出端dout;而在异步置位信号set的上升沿(高电平有效置位)将强制输出数据dout赋值位1,此输出状态将一直保持到set拉低后的下一个clk有效触发沿。
module dff(input clk,
input din,
input set,
output dout);
reg dout;
always@(posedge clk or posedge set)
if(set) dout <= 1'b1;
else dout <= din;
endmodule
4 即带异步复位又带异步置位的寄存器
如下图所示,即带异步复位又带异步置位的寄存器其实是个很矛盾的模型,我们可以简单分析一下;如果set和clr 都处于无效状态(set 0 ,clr 1),那么寄存器正常工作;如果set 1 且clr 1,那么dout 1 ; 如果set 0 且 clr 0 , dout 0;但是 set 1, clr 0, 输出dout是多少?
这个问题就需要设置一个优先级。上图是理想寄存器模型,通常知识作为电路的一部分来实现的。如果读者期望这种即带异步复位,又带异步置位的寄存器在复位和置位同时出现时,异步复位的优先级要高一些,呢么代码原理图和书写方式可以如下:
module dff (
input clk,
inpur din,
input rst_n,
input set,
output dout
);
reg dout;
always@(posedge clk or negedge rst_n posedge set)
if(!rst_n) dout <= 1'b0;
else if(set) dout <= 1'b1;
else dout <= din;
5 带同步使能寄存器
如下图所示,这是一种很常见的带同步使能的寄存器。在每个时钟clk的有效沿,判断使能信号ena是否有效(通常取高电平有效),在ena信号有效的情况下din的值才会输出到dout信号上。
module dff(
input clk,
input din,
input ena,
output dout
);
reg dout;
always@(posedge clk)
if(ena) dout <= din;
2 同步以及时钟的设计原则
这段话说明的含义是:当轮船还处于上一级闸门准备进入下一级闸门时,要么当前闸门的水位要降低到下一级闸门的水平,要么下一级闸门的水位要升到上一级闸门的水平。只要这个条件不满足,最终结果都有可能造成轮船的颠簸甚至翻船。这也有点像寄存器锁存数据需要建立时间和保持时间的要求。
1 在时钟的有效沿之前,必须确保输入寄存器的数据在建立时间内是稳定的
2 在时钟的有效沿之后,必须确保寄存器的输出数据至少在保持时间内是稳定的
关于时钟的设计,主要有以下几个方面:
- 避免使用门控时钟或系统内部时钟逻辑产生的时钟,多用使能时钟去替代。
- 对于需要分频或倍频的时钟,用器件内部的专用时钟管理(如PLL或DLL)
- 尽量对输入的异步信号用时钟进行锁存
- 避免时钟异步信号进行复位或置位控制,异步信号不建议直接作为内部的复位或置位控制信号,最好能够用本地时钟锁存多拍后做同步处理。
3 提升系统性能的代码风格
- 减少关键路径的逻辑等级:通俗点说就是,减少关键路径上的逻辑运算。比如说三级级联 改成 二级
- 逻辑复制(减少重载信号的扇出)与资源共享。比如两个加法器改成一个加法器
- 消除组合逻辑中的毛刺:利用时序电路 打拍的方式,可以有效降低