Verdi 使用教程（持续更新中）

转载请标明出处：
原文发布于：浅尝辄止，未尝不可的博客
https://blog.csdn.net/qq_31019565

Verdi 使用教程

##在这篇文章基础上重新编写
（2019-03-24新增）

nTrace main window

如下图片是nTrace窗口的菜单栏和工具栏

menu bar commands

1.File Commands

File->Import design(命令位置）

点击import design后，会出现如上的一个新的窗口。窗口会包含至少两个Lab，分别是From library 和 From file。

From library lab

Verilog和VHDL设计可以从一个预编译库进行import
From : 选择Verdi Knowledge Database（KDB）产生来源。有两个选项，Verdi Compile和VC/VCS Native Compile。如果选择Verdi Compile，则说明KDB由vericom或vhdlcom产生，novas.rc文件被使用。如果选择VC/VCS Compile，则说明KDB由VCS产生，synopsys_sim.setup文件被使用。
当在命令行中使用 -simflow 选项的时候，在Import Design窗口被打开的时候，会自动选择VC/VCS Native Compile。
Virtual Top : 这个字段可以被用来引入部分设计。而不是全部。此下拉菜单中包含三个选项，第一个是Virtual Top， 第二个是Configure File， 第三个是RIDB File.
Configure File : 是用来添加配置文件的。
Work Directory : 为库文件制定工作目录。
Library : 这一栏罗列了当前目录下所有可以用的库文件。
Design Unit :

（2019-03-24新增）

技术背景

在Design Flow中，有各种各样的Debug情景，我们也会花费大量的时间去Debug。但是在这个过程中会遇到各种各样的瓶颈，这会对Debug的效率造成影响。最直观的例子就是复杂的设计。无论是对设计的直观理解，还是设计多样化behavior所造成的Increase condition、design cause和effect scenarios，以及多Team的环境和实现方法的复杂性，都给这Debug的效率造成了不小的影响。
基于这些问题，Verdi应运而生。优势我就不赘述了，总之可用。

总目录

一、Set Up the Environment
二、Import Design