SystemVerilog验证教程（二）--SystemVerilog Interface 和 Timing Region

转载请标明出处：
原文发布于：浅尝辄止，未尝不可的博客
https://blog.csdn.net/qq_31019565

SystemVerilog验证教程（二）–SystemVerilog Interface 和 Timing Region

一、Interface

我们在做验证平台的时候呢，需要将我们的验证平台和DUT进行一个连接。在Verilog环境下，会有两个module进行连接。但是Verilog有很大的冗余和局限性，因此就产生了SV interface。首先，我们可以看一下，下面的这个环境。我们在搭建环境的时候，第一步就应该考虑，要验证的DUT和TestBench如何进行连接。

Verilog形式的两个module的连接

通过一个简易的Verilog连接图可以看到，在传统的module连接情况下，需要定义两个module port。然后再通过一个顶层的文件，将连个module进行例化，然后进行连接。

module driver(
		output driver_out1,
		output driver_out2
);
...
endmodule

module slave(
		input slave_in1,
		input slave_in2
);
...
endmodule

module top(
		wire driver_to_slave1,
		wire driver_to_slave2
);
driver driver_i