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SystemVerilog 验证教程(一)–Test Plan and Design Verification Environment
Test(Verification) Plan
Test Plan是决定验证好坏的一个决定性的因素。往往在正常的验证工作中,对于TestPlan的多次Review是验证的重要工作之一,实际的coding只是一个Plan的翻译过程,反而需要的时间相对较少。
切记:想清楚再动手,Plan–>Code
其实从最开始的验证这个角度想,给你一个设计。你要对它进行Verify,那么你都会有什么样的问题。说到底就是怎么去验证。 what will you do ? or what is your plan? 这正是一个验证计划思路形成的过程。你可以遵循一个固定的Flow。
现在开始问问题。
第一个问题,要验证什么样的设计?
第二个问题,用什么工具来验证?
第三个问题,应该验证这个设计的哪些内容?
第四个问题,如何将想要验证的内容转化到设计的输入?