SystemVerilog验证 测试平台编写指南 第一章 验证导论

作为一名验证工程师，你应该尽可能细致深入地去检验设计，并提取出所有可能的漏洞。在流片之前每发现一个漏洞就意味着最终到顾客手里就会少一个漏洞。
System Verilog硬件验证语言（Hardware Verification Language，HVL），相比于硬件描述语言（Hardware Description Language，HDL），HVL具有以下典型的性质：
（1）受约束的随机激励生成（CRT）。
（2）功能覆盖率。
（3）更高层次的结构，尤其是面向对象的编程（OOP）。
（4）多线程及线程之间的通信。
（5）支持HDL数据类型。
（6）集成了事件仿真器，便于对设计加以控制。
1.1 验证流程
什么是验证呢？作为一名验证工程师，你的目的就是确保该设备能够成功地完成预定的任务，也就是说，该设计是对规范的一种准确表达。
验证的流程并行于设计流程。一名验证工程师，你必须阅读硬件规范并拟定验证计划，创建测试来检查RTL代码是否准确地实现了所有的特性。
1.1.1 不同层次上的测试
设计上的漏洞会在不同层次上产生漏洞，下面从底层开始对设计中的漏洞进行下面几种分类。
代码块层次，在module创建的代码块。
代码块的边界，不同的设计者会对同一个规范有不同的理解，这样会造成硬件逻辑上的争议。
为了仿真一个代码块&#