VIVADO2022 sdk 工程创建流程

最新推荐文章于 2025-04-13 00:01:48 发布
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分类专栏： fpga 文章标签： fpga开发
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本文详细描述了使用正点原子的UART配置过程，包括在BlockDesign中创建并删除PL相关时钟，进行自动布线，处理System.bd文件，以及在遇到问题时如何解决。接着，介绍了如何生成xsa文件，并在Vitis环境中创建平台和应用工程，利用该xsa文件进行HelloWorld程序的开发。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

正点原子uart历程复现
create block design（起名 为System） -> open block design -> +号/IP catalog 中搜索zynq
双击打开，
在这里插入图片描述
在这里插入图片描述

将和pl相关的时钟都干掉
再auto 布线一下
把herarchy中的sources 中的system.bd右键、
在这里插入图片描述

在这里插入图片描述
无脑下一步导出 如果不能无脑下一步，生成遇到错误，找其他的工程试试，大概率工程的问题，没找到原因。
我用正点原子的工程升级后删了IP核重新走 了一遍，也是这个流程就能导出了。
生成xsa 文件
然后再单独打开vitis ，先创建平台工程 ，再创建应用工程
选择从刚才生成的xsa文件生成，，无脑下一步 创建helloword例程
在这里插入图片描述

iddr原语使用说明_FPGA vivado、SDK使用及遇到的问题整理
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03-05 1937
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09-07 5959
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最新发布
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04-13 111
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03-28 528
Vivado2022.2下载安装
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11-03 7701
链接:https://pan.baidu.com/s/1lyfE2d-VmaWC-_aR8ratCQ提取码:mt09。
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08-10 1万+
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Xilinx Vivado 2022.2：开启FPGA开发新纪元 Xilinx的Vivado2022.2版本在Windows和Linux系统上的下载配置教程 项目地址: https://gitcode.com/Resource-...
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小刚专栏
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Vivado之导出硬件到SDK
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