verilog 初学常见语法问题小记

 

assign 只能用于net （wire那一挂的）类型的赋值 后接‘=’号 不要用阻塞赋值‘<=’

任意变量 可以在多个always 或者各种块中读 但是只能在唯一块中写 也就是说你要在一块个里面完成对一个变量的全部写操作，说是为了防止冲突，感觉是实现底层限制的那种感觉 

另外  always块里 只能对reg类型这一卦的数据赋值 否则会报错 说是always里只能操作reg类型变量