fpga ISE14.7 流水灯 chipscope 仿真

反正得加个IP核的PLL不然chipscope不认引脚直接作为输入说带不起来，加完了chipscope和时钟之后报错就没停过 .果然如此

• 首先编译报错

ERROR:Pack:1654 - The timing-driven placement phase encountered an
error. Mapping completed. See MAP report file “test_map.mrp” for
details. Problem encountered during the packing phase.

• 注意第三句
  看map的报错报告文档：test_map.mrp 不同工程名生成文档可能不一样反正找到这个东西用TXT打开，这里个人推荐用notepad++。
  这是我的报错

ERROR:Place:1136 - This design contains a global buffer instance,
<clk1/clk0_BUFG>, driving the net, <clk_test>, that is driving the
following (first 30) non-clock load pins. < PIN:
U_ila_pro_0/U0/I_TQ0.G_TW[3].U_TQ.D; > This is not a recommended
design practice in Spartan-6 due to limitations in the global
routing that may cause excessive delay, skew or unroutable
situations. It is recommended to only use a BUFG resource to drive
clock loads. If you wish to override this recommendation, you may
use the CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf
file to demote this message to a WARNING and allow your design to
continue. < PIN “clk1/clk0_BUFG.O” CLOCK_DEDICATED_ROUTE = FALSE;

找不到的话ctrl+F找一下ERROR error里面是这么描述的，这个设计有个问题，因为用的是spartan6，在这个板子上你这样实现（好像是因为我用的是一个引脚IO而不是自带时钟输入引脚，网上找的建议加一个buf这样的配置），可能会导致，你的时钟有一个不小的延时，如果你执意这样做，那么你可以通过在ucf文件（引脚分配文件）中添加一句这样的话，让这个error变成一个warning ，别复制我的复制你自己的。

< PIN “clk1/clk0_BUFG.O” CLOCK_DEDICATED_ROUTE = FALSE;

• OK我是个新手，我只想让编译通过然后看一下我chipscope里的时钟和流水灯是否一切正常
  让我们先假设它可以满足要求，让我们把这句话加进去，好的编译果然通过了，至少Implement Design这一步过去了，generate那里还没出过问题，应该姑且，暂时性的跨过这个问题了。
• 后续这个流水灯一直不正常工作
  发现是引脚ufc文件之前测试别的程序的时候给了其他的地方，改回来之后前面的事情一个都没干就直接编译成功了并且chipscope可以看见波形，莫名其妙的
• 又编译了一次 又开始报map错误
  果断把注释的error变warning放回来
• get到了reason
  我干了个蠢事。我用clk采样clk 第二次编译出来报错就是那个原因，不影响 但clk也不怎么会显示，把这个信号删了，一片岁月静好
• 尾注
  chipscope的仿真 依托于触发时钟，也就是说给的时钟的周期即采样的周期，时钟准确，才是后续时间准确的前提，同理，如果你信任这个时间，那么就可以直接由晶振或者其他计算方法得出时间。chipscope不提供时间计算。