fpga spartan6 ISE 14.7 IP核 时钟 例化出错

• 用IP核生成了一个时钟，例化的时候报错
  Port has illegal connections. This port is connected to an input buffer and other components
  并且error点进去还会弹出是否启用脚本的提示框 不想卡死可以一直按否（取消） win10
  右击synthesuze 选择process Xilinx Specific Options里 将add io buf的选项去掉
• 好的开始报错我之前加进来的引脚有问题
  我的引脚当然没问题，把例化的时钟和测试文件删除，把上一步add io buf的选项勾选 ok 不在报错不识别引脚，当然这不能解决根本问题 老子例化个时钟给仿真器看有什么问题
• 怎么处理
  最后发现是cdc文件中连接的网络在后续生成过程中消失或者改变名字 呵呵…行吧这个垃圾软件
  总而言之之前报的几乎都是这个，add io buf 选项务必不能去掉，去掉之后下一步会报错说引脚找不到 。还有因为用pll输出时钟自己监测自己，所以报错。以上，问题解决。