verilog三段式状态机思想

状态机在FPGA设计中具有十分重要的地位，可以实现类似单片机一样的按一定流程“执行”。

1. 什么是状态机？
​ 状态机就是将一个复杂的问题分为很多个步骤，这一步做好了才能去到下一步。比如说实现一个i2c协议发送单字节数据过程，第一步是发送地址；第二步是等待应答，应答成功后进入第三部发送寄存器地址，失败则回到空闲态，然后再次等待发送信号；第四步也是等待应答，应带成功进入第五步发送一个字节数据，失败则返回空闲态，然后等待发送信号，从头开始；第六步等待应答，应答成功则发送stop信号，然后回到空闲态，等下一个发送信号，失败则回到空闲态等发送信号。当然，可以加入发送失败标志判断是否需要重新发送。

什么是三段状态机？
三段状态机的思想可以类比自己去旅游：

• 第一段：我要去哪儿？（时序电路，由时钟触发）

always @(posedge clk or negedge rst_n) begin       
    if(!rst_n) begin          
        current_state <= IDLE; // 复位后状态机处于空闲态       
    end       
    else begin           
        current_state <= next_state; // 更新状态       
    end   
end

**

- 第二段：我怎样去&#x