手撕书系列 之 《High Speed Serdes Devices and Applications》 （一）

目录

第一章 Serdes Concepts    

1.1 并行数据总线

1.2 源同步接口

1.2.1 减小I/O pin 的数量

1.2.2 Clock Forwarding（时钟传播）

 1.2.3 Higher Speed Source Synchronous Interfaces

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前序：
    工作方向需要学习 SerDes 相关内容，找来行业圣经先啃一啃， 由于个人也是刚接触这一块，对书中的理解应该有很多不对的地方，大家多多指点。
Preface：
    最简单的通信方式就是芯片间管脚互联， 这种方式也一度被接收。 然而，由于摩尔定律， 它决定了可以在芯片上制造更多的电路。但芯片封装计数的引脚密度并没有像硅密度一样以同样速度增加， 这导致了高速Serdes（HSS）设备作为几乎任何芯片设计的固定部分的普及。

第一章 Serdes Concepts    

这一章节描述了从一个芯片向另一个芯片传输数据的基本方法，包括板级内部传输和跨板级传输。 读完此章节后， 读者需要对使用高速 串并转换器 以及这类设备带来的问题 有一个 了解。

1.1 并行数据总线

    并行数据总发现是解决芯片之间直接传输得最简单得方式。但这种方式有两个弊端：
    1. 管脚过多，（由于摩尔定律的原因，电路密度越来越大，但单位面积下封装管脚的数量并未显著增多， 且价格贵）
    2. 时序问题。  需要考虑 芯片间的延迟。 管脚上必须满足 setup time，hold time。（这些 setup 和 hold times 必须用 负载范围 来计算，  延迟基于PVT条件， 而负载范围必须使用最坏的情况来计算。 对于高频时钟， 需要PLL 来做相位补偿。）

1.2 源同步接口

    本节讨论的系统的修改可以消除掉上一节中并行数据总线的两个问题。 这些方法是并行数据总线的扩展。 本节中描述的并行数据总线和所有扩展都被认为是源同步接口体系结构。

1.2.1 减小I/O pin 的数量

        这是通过复用芯片1的输出的n位数据到k位的互连（k<n）， 然后分解芯片2的输入的互连k 位 到一个n 位的内部数据路径来完成的。（n-->k -----k-->n）
    当PIN 的数量减小到 k:n ， 相应的时钟频率 需要增加到 n:k 。
        由于噪声和 电磁干扰（EMI) 以及功耗的