High Speed Serdes学习笔记

1  并行数据总线（Parallel Data Bus）

并行数据总线为传统的数据传输方式，存在两个问题；

1>需要大量的I/O引脚。

2>必须满足严格的时序要求以保证数据正确传输。

                                                        图：两个设备之间的并行数据

2  数据串行化

       减少并行通信的大量I/O引脚，这是通过将芯片#1输出的n位数据复用到k位互连线路上（k < n），然后在芯片#2的输入端将k位互连线路上的数据解复用到n位内部数据路径上来实现的。

       虽然引脚数量需求已经按照 k:n 的比例减少，但参考时钟所需的频率却按这个比例的倒数增加了，而且一般的操作是外部提供一个低速时钟给到内部的锁相环倍频。

                                                    图：减少I/O的数量

     下图两个芯片之间的数据路径上增加了一个高速时钟，这种方法的优势在于，在芯片#1中用于发送数据的高速时钟可以被芯片#2用作捕获数据的参考。通过驱动两个芯片的时钟分配网络的任何延迟变化不需要在时序分析中考虑。

                                             图：片间增加高速时钟

3 High Speed Serdes

      下图为展示了HSS设备发送和接收通道的基本框图。发送器先将并行数据串行化，再进行数据均衡，然后将串行数据驱动到差分信号对的互连线上。前馈均衡器（FFE）通常在高速串行设备中使用。接收器由差分接收器、可能也集成了均衡器的CDR电路组成，并根据CDR建立的采样点对数据进行解串。

                                     图：High Speed Serdes功能框图

      在串行器和解串器的工作原理中，n的值通常是8或10的倍数，在许多数据通信协议中，数据通常以字节（8位）为单位进行组织。因此，可以方便地将数据对齐到字节边界，另外在8B/10B编码中，每8个数据位被编码为10个位的符号。因此，当n是10的倍数时，可以方便地处理这些编码符号，确保数据的完整性和同步。

4  关键的技术

4.1 前馈均衡Feed Forward Equalizer(FFE)

       下图为前馈均衡电路与输出波形。图中的Deven和Dodd为并转串的输出，串行数据x(t)信号是FFE电路的串行数据输入。x(t-T)和-x(t-T)信号分别是原始信号的非反相和反相极性，延迟了一个比特时间。Tx OUT或y(t)信号是前馈平衡后的输出波形，可以通过以下数学求和表达：

Tx Out=y(t )=0.8x(t)−0.2x(t−T)

其中信号y(t)、x(t)和x(t-T)如上定义，T是一个比特时间。

                                   图：前馈均衡电路与输出波形

4.2  判决反馈均衡Decision Feedback Equalizer (DFE)

      下图中的0/1判决基准导致符间干扰问题，采样错误地捕获了一个"1"，而不是预期的"0"。

                                    图：符间干扰ISI问题

      

                            图：单抽头DFE

       单抽头DFE根据H1的值调整判决阈值。如果前一个符号是"1"，则阈值向上调整；如果前一个符号是"0"，则阈值向下调整，所以关键是确定H1的正确值，并且调整判决的阈值也需要时间，所以这个做法不适合在高波特率情况下使用。