01-Wire

Verilog HDL（HDLBits）

Verilog Language Basic

01-Wire

在一条线上实现输入到输出，赋值是“连续的”，因为即使右边的值发生变化，分配也一直在继续。连续作业不是一次性事件.

module top_module( input in, output out );
	assign out = in;
endmodule