Xilinx PCIE DMA 仿真RP不输出问题

 使用xilinx生成IP核自己产生的examle project,准备搭建DMA仿真工程。
RP读写EP正常，但是EP读写RP出问题了，在RP的AXIS接口没有波形输出。
原因：在PCIe配置空间有一个Command[15:0]寄存器，地址是0x04，
这个Command[15:0]寄存器的bit2是Bus Master Enable功能，
当此bit=0，IPCore不传输请求报文(MRD/MWR),这样可以保证用户app
只能主动发出请求，不能接收请求。其中，请求不包含CPLD报文。
只需要将EP和RP的此bit设置为1，就可以实现双向MWR/MRD
EP端的Bus Master Enable修改：通过RP发送Type0 cfg 报文修改,文件函数见截图。
RP端的Bus Master Enable修改：调用官方的task修改。

 

 

 

 

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