mpsoc(zynq) 系统中FIFO信号tlast时序错误导致DMA出错

背景：ZYNQ系统中，PL中生成数据流送入FIFO，FIFO通过DMA送入PS。

问题：生成的测试数据正常，但是接入工作数据时，PS中DMA只能中断一次，且DMA中断函数中中断状态返回值出错。

解决：经过信号对比，发现测试模式下fifo的信号tlast与tvalid对齐，即tlast有效时tvalid=1; 但是工作数据tlast有效时tvalid=0。 调整工作模式下时序后DMA工作正常。

疑问：fifo信号时序不对为什么会导致DMA报错，这个问题未解决。