关于ZYNQ 一些错误记录

已于 2024-06-01 17:41:45 修改
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分类专栏： fpga 文章标签： fpga开发
于 2024-05-31 19:49:05 首次发布
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问题1：关于自定义axi dma读取ddr中的数据一直错误的问题

        因为这个问题我搞了几天一直从新写axi dma代码，总以为是代码出错了，每次读出来的数都不是我在ps端写进ddr的数据，但是时序也就那么几个需要意的，今天还是这样，本来我都崩溃了想砸板子了，最后突然想到了

        cpu到ddr之间需要经过cache，这中间是需要一段时间的，所有只要把cache关了，仿真就对了

问题2：关于ps端debug，程序无法进去main函数。

        这是因为ps端启动需要ddr，所有如果在ps端有关于无法进去main函数或其他问题，都是因为ddr的配置问题导致的，检查ddr是否与当前使用的板卡匹配

Ttang2019
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zynq 调试出错写memory wirte error at 0x。。。。。。错误
qq_35324389的博客
12-22 7615
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xilinx zynq7000开发记录(uboot_fsbl移植)
12-14
在本文中，我们将深入探讨Xilinx Zynq7000 SoC的开发过程，特别是针对U-Boot和FSBL（First Stage Boot ...在实践中，可能会遇到各种问题，如硬件兼容性、编译错误或引导失败，这都需要通过细致的调试和查阅文档来解决。
FPGA-ZYNQ的DDR3阻抗和端接问题
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06-07 2280
zynq7020仅PS带有DDR端口，兼容DDR2到DDR3协议，PCB设计主要参考ug933手册。本文主要讨论其走线阻抗与端接电阻问题。DDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。 ·············如果完全按照官方参考来，应该没什么问题，但是实际走线阻抗多用50R，时钟差分也多用100R，一是更通用，二是阻抗更大在叠层设计时走线可以控制得更细、更合理，如一般板厂6层PCB的叠层结构下top计算50欧线宽大概5-6mil，如果40欧则外层来到8-9mil，内层线宽将更大，会让本
ZYNQ GT收发器调试可能遇到的问题
最新发布
weixin_41230430的博客
09-02 392
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Zynq7000系列 PSPL交互之DDR数据读取正确性问题
weixin_62355917的博客
12-27 499
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ZYNQ 7020 FPGA DDR3
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qq_39455093的博客
07-14 1万+
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Memory read error at 0xF8007080. AHB AP transaction error, DAP status f0000021
zkf0100007的博客
01-21 2411
XILINX ZYNQ SDK调试报错如下： Memory read error at 0xF8007080. AHB AP transaction error, DAP status f0000021 初步分析应该是之前烧写QSPI不成功，导致上电加载后进入异常状态。 解决办法： 把BOOTMODE改成JTAG模式或者在VIVADO中把QSPI擦除（要选择Entire Configuration Memory Device） ...
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Vuko_Coding Zone
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ZYNQ SOC修炼秘籍
11-20
《ZYNQ SOC修炼秘籍》是一本专注于Xilinx ZYNQ SoC（System on Chip，系统级芯片）的学习资料，它包含了系统开机、FPGA基础、VIVADO软件安装与使用、Verilog HDL编程语言基础等丰富内容，旨在指导读者一步步地掌握...
Zynq7000网络驱动调试笔记
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qq_45057368的博客
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