Xilinx 7 series设计单元Buffer与IO——BUFG、IBUFG、IBUFDS_GTE2等

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概述

Buffer

 IO

参考文献

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概述

FPGA里面有2种电路的基本设计元素
primitives 原语：是设计的基本单元，例如缓存BUF，D触发器FDCE，
macros 宏：由原语或者宏组成，例如FD4CE就是4个FDCE组成。
但是不同的FPGA芯片会有不同的设计资源。

我们编写的Verilog通过综合之后就是映射成了原语与宏的电路组合。因此Verilog与原语或宏的关系，就像C语言与汇编。

FPGA的设计资源有很多类（图1）[1]，但是大多数不常用，大多数是通过Verilog编写之后间接调用的，但是有一些在大型工程中可能常用到且只能通过原语或宏的形式调用，例如Buffer,IO当中的一些单元。

图1  FPGA的设计资源种类

 Buffer与IO的单元均是为了一个功能：对时钟与数据缓冲，以达到符合时序设计的要求。大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟与数据的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现