DDS发生器的频率控制字原理和基本结构（二）

DDS发生器的频率控制字原理和基本结构（二）

在正弦波发生器的verilog实现（一）中已经实现了最基本的功能，这篇文章将主要讲解DDS发生器的频率控制字原理和基本结构。

在这里先给出DDS发生器的结构框图：

下面对结构框图的各部分进行解释：

1. RAM部分：在正弦波发生器的verilog实现(一)部分，我们使用matlab产生了一个周期的正弦波信号，并且在一个周期中采集了256个样点，然后通过导入.coe文件，将这256个样点保存到RAM中，即:RAM中存放的是离散的正弦波信号(一个周期,256个样点)，RAM使用的规格是256*8bit；
2. fc采样时钟：在FPGA中使用的是一个50MHZ的采样时钟，也就是在仿真时，每隔20ns，从RAM中读出一个采样值。
3. 相位累加寄存器：相位累加器是整个DDS系统的核心,在这里完成相位累加功能。假设使用的是一个N为的寄存器（当我们采集的样点为256个，则可以使用一个8位的寄存器）。每来一个时钟脉冲fc，加法器（位于频率控制字和相位累加器寄存器之间&