易灵思FPGA-报告总结篇

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以任意一个官方demo为例；

易灵思的工程每一阶段编译完成后都会生成对应的文档报告，有两个途径我们可以查看这些内容，检查整个工程的信息；报告中每组模块都是以begin开始 ，end结束(密码：1234)。

1.在工程目录下的outflow文件夹内，尾缀为rpt的文件就是输出报告，用任意文本编辑器都可以打开；

2.在Efinity软件中，点击View Log Message后 ，亦可查看文本报告。

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一、.map.rpt

映射报告
包含了对工程文件的整理

各个模块资源使用状况的整理

不同时钟占用资源的整理

RAM ，寄存器 资源的使用总结

以及 RAM 寄存器 具体映射的报告

此部分显示出 .V文件里的描述,被综合成了器件里的bram，默认初始化的值全部是0；具体是看不到真实的内容的

此部分显示 寄存器的具体使用状态映射物理层上使用的节点资源罢了。

总的来说，这四部分目前对实际设计没有帮助，不过是软件整理了自己的工作内容。

二、.pinout.rpt

引脚分配报告
罗列了整个芯片所有引脚的使用情况，管脚用户命名，管脚实际名称，所属bank，电气特定，上下拉与否等.

三、.place.rpt

布局报告
是布局后的输出文档，简要列举了Memory资源和IO管脚资源的使用情况。

其中，SDP 是Simple Dual Port（伪双端模式），TDP 是Ture Dual Port （真双端模式）
IO指的是Logic连接到PAD上的管脚

四、.route.rpt

布线报告
较有用的信息是整个工程跑了多长时间，仅供下次编译参考。

五、.pt_timing.rpt

管脚时序报告
展示了 所有连接到PAD上的 管脚时序定义：
PLL输出多少个时钟，周期相位的大小；GPIO管脚上最大的时钟管脚的定义

六、.timing.rpt

时序报告

Location坐标理论上可以在Floor Plan里看到，具体操作手法在文档里有一个概要的流程。如下图所示：

在此基础上，打开菜单栏的View Message Brower 可以查看具体某个路径的延迟和时序。

文档的地址在软件的Help->Documents->Efinity Help->Tutorial-> 4

不过由于软件操作过于僵硬，且软件指导手册过于简单，一般没人使用；

分析整个timing时序，软件的Help->Documents->Efinity Help->Timing有相关指导。

七、.pt.rpt

总结报告
算是总体的对资源的整理
大多数模块是通俗易懂的 不必赘述，些许有歧义的模块，备注一二：

1.资源概述

Control是全局控制信号，只支持芯片CTRL管脚进来，在interface desiger 定义。

2.PLL资源

从gclk管脚进入的时钟和从Pll-out输出的时钟都占一个全局时钟资源；

这张时钟资源树 目前还没有图示；

3.clkmux

clkmux资源
没有过多参考的文档，不过每个片子都是一样的；
clkmux是时钟网络的分配器，分布在片子的一左一右，具体位置不详；
Floorplan盘也不显示，因为Floorplan只显示片子Core(内核)资源；
无论使用几个，最后综合阶段都会被占用掉；