易灵思FPGA- IO_Delay

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Titanium

易灵思二代产品中，在Interface Designer 硬件配置界面里面，可以直接进行延迟调节，
无论是单端还是差分，在每一个管脚设置里面的Advanced Settings选择配置：

在使能动态延迟后，静态延迟的数字设置就没有用了；
步进相移跟进上面这三根线来设置，ENA信号拉高后，CTRT信号计数多少个，就步进多少步;RST信号拉高后，计数器归零；

Trion

易灵思一代产品中，管脚设置界面并不支持io delay的选择，但对于一些延迟设置，用户需要进行一些操作才可以实现；
目前只有LVDS通道可以进行调延时；
每个延迟步长的标称值约为25ps，有64个可用步长，总范围为1.6ns；
步骤：
1. 任意文本编辑器 选择 工程目录的outflow文件夹下的 .lpf 文件；
2. 选择想设置的LVDS管脚 ，在第13行，修改name="PCR_RDLY_CTRL"的value值：

3. 64步配置表采用格雷码 ，所以计算正确的步进单位后，选取对应的数值：

修改完文件后，ctrl + S 保存文件后 ，需要且只需要在软件中的生成bitstream步骤重新编译一遍,其他什么操作都不需要有；

方法二：
在对应的outflow文件夹底下新建一个 .csv 文件，随意英文名称，打开后，按照下面的模板填入：

警告：
LPF文件下的其他硬件管脚设置请不要妄动，暂无文件说明其功能，点不亮灯本人概不负责。

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