systemverilog 学习

systemverilog用于设计验证
       
       1.数字电路中所有的变量都是二进制，所以所有的变量都用logic定义。有符号的数定义为logic signed x。
       2.位拼接
       {a,b}//变量a，变量b的拼接。
       { 16{a} }//16个变量a的拼接。
       { a, {16{b}} }//16个变量b的拼接，然后与变量a拼接。

注意元件例化时.a(4’b1000)表示给变量a传入4‘b1000.
.b的意思是外部传入的变量和端口b是同名同位宽。如果位宽不同，则报错。
*表示后面端口也一样是同名同位宽的。