intel FPGA 收发器简介

inter的收发器分为三个部分，每个部分都是一个单独的IP.需要根据需要单独生成

1 pll ： 分为 FPLL ,ATX PLL .MCU PLL 提供时钟

2 RESET :提供复位控制

3 PHY ：实现数据接受和发送

一  时钟网络：

整体结构如上图：

RX /TX PHY IP中有两个时钟输出可以供选择：

1 tx/rx_clkout:

其频率： 如果是增强型PCS ，那么这个频率等于数据速率除以PCS/PMA interface width ,这个时候一般会使用rx_pma_div_clkout时钟

如果是 标准的PCS，那么这个时钟根据RX BYTE deserializer mode 其频率也不一样，具体就是这个 PCS / PMA interface width /（RX BYTE deserializer mode的值）

就是说可通过将通道宽度增加2 或4 倍（FPGA 架构-PCS 接口宽度）并将时钟（tx（rx）_clkout）速率二等分/四等分来实现。可禁用字节串化器，或以 Serialize x2，Serialize x4 模式运行。

2 tx/rx_pma_div_clkout：根据选择，这个值等于rx_clkout /  X

二 具体各种选项：

增强型 TX/RX FIFO MODE :

1 相位补偿（Phase Compensation）模式 ：补偿相位

2 寄存器（Register）模式：不使用fifo，消除fifo模式下的延迟

3 Interlaken 模式：这种协议特殊的fifo

4 Basic 模式下，TX Core FIFO 作为弹性缓冲器运行，其中缓冲器深度各不相同。该模式支持使用不 同时钟频率驱动TX Core FIFO 的写读侧。监控FIFO 标记以控制写和读操作。对于TX Core

FIFO，通过tx_fifo_pempty 信号变低来置位tx_fifo_wr_en。

5 10GBASE-R 模式中，RX FIFO 作为时钟补偿FIFO 运行。块同步器实现块锁定后，数据通过FIFO 发送。空闲的有序集（OS）被删除并插入空闲以补偿RX 低速并行时钟和FPGA 架构时钟间

的时钟差异（最大数据包长度64,000 字节的时钟补偿为±100 ppm）。

标准 TX/RX FIFO MODE :

1 低延迟模式：与FPGA 架构连接时，低延时模式会导致2 到3 个延迟周期（延迟不确定性）。使FIFO 空阈值和 FIFO 满阈值更接近，以减小FIFO 深度，从而缩短延迟。

2 寄存器模式：寄存器模式旁路FIFO 功能，为具有严格延迟时间要求的应用消除FIFO 延迟不确定性。通过连接 FIFO 的读时钟与其写时钟实现。与FPGA 架构对接时，寄存器模式仅产生一个时钟周期的延迟。

3 快速寄存器模式：通过额外延迟使能可选快速寄存器接口，允许FPGA 架构和TX PCS 间的较高最大频率（fMAX）。

S 10  高速收发器

Intel Stratix10收发器时钟网络介绍_huan09900990的博客-CSDN博客