Intel Arria10系列FPGA收发器简介

最新推荐文章于 2024-08-08 16:07:44 发布

硬码农二毛哥

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分类专栏：收发器文章标签： fpga开发

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1 Arria 10 收发器概述

Intel Arria 10 FPGA 最多可提供 96 个 GX 收发器通道，适合用于芯片到芯片、芯片到模块以及背板收发。

Arria 10 GX 和 SX 器件所配备的 GX 收发器通道在用于芯片到芯片收发和背板收发时，所支持的最高数据速率分别为 17.4 Gbps 和 12.5 Gbps。
Arria 10 GT 器件最多可配备 6 个 GT 收发器通道，这些通道在用于短距离芯片到芯片收发和芯片到模块收发时最高可支持 25.8 Gbps 的数据速率。

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Arria 10 GX 器件收发器的布局

配备 72 个和 48 个收发器通道以及四个 PCIe 硬核 IP 模块的 Arria 10 GX 器件。

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收发器 Bank 的体系结构

收发器 bank 是一个基础单元，包含与器件的高速串行收发器相关的所有功能模块。除包含 66 个收发器通道的器件之外，在所有其他器件中每个收发器 bank 均包含六个收发器通道。

下图显示了在每个 bank 中可用锁相环 (PLL) 和时钟生成模块 (CGB) 资源的收发器 bank的体系结构。

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PHY 层收发器组件

Arria 10 器件中的收发器在物理(PHY)层既支持物理介质附加子层(PMA)功能，也支持物理编码子层(PCS)功能。

PMA 是收发器用来与物理介质进行交互的电气接口。收发器 PMA 包含多个标准模块，例如：
• 串化器/解串器 (SERDES)
• 时钟和数据恢复 PLL
• 模拟前端发送驱动器
• 模拟前端接收缓冲器

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Arria 10 GX 收发器通道有三种类型的 PCS 模块，这三种 PCS 模块通过协作来支持介于 1.0 Gbps与 17.4 Gbps 之间的连续数据速率

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收发器锁相环

Arria 10 器件内的每个收发器通道可以直接访问三种类型的高性能 PLL：
• 高级发送 (ATX) PLL
• 小数分频 PLL (fPLL)
• 通道 PLL/时钟乘法器单元 (CMU) PLL
这些收发器 PLL 与主时钟生成模块 (CGB) 或本地时钟生成模块共同驱动收发器通道。

时钟生成模块 (CGB)

在 Arria 10 器件中，有两种类型的时钟生成模块 (CGB)：
• 主 CGB
• 本地 CGB

包含六个收发器通道的收发器 bank 有两个主 CGB。主 CGB1 位于收发器 bank 的顶端，主CGB0 位于收发器 bank 的底端。

每个收发器通道有一个本地 CGB。本地 CGB 用于划分 non-bonded 时钟以及分配到其自身的PCS 和 PMA 模块。

校准

Arria 10 FPGA 包含一个用来补偿过程偏差的专用校准引擎。该校准引擎可校准收发器的模拟部分，从而使发送器和接收器都能以最佳性能运行。
CLKUSR 引脚负责为校准引擎计时。所有收发器都会参照时钟，因此 CLKUSR 时钟必须在 FPGA 配置开始时自由运行并保持稳定，这样才能成功完成校准过程并获得最优的收发器性能。

2 实现 Arria 10 收发器中的协议

Arria 10 收发器设计基础构建模块

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收发器设计流程

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3 使用 Arria 10 收发器 Native PHY IP 内核

PHY IP 内核根据选择的 Transceiver Configuration Rule 来选择相应的 PCS。

Native PHY IP 内核端口和功能模块

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PMA 参数

可以对以下类型的 PMA 参数指定值：

TX PMA
• TX 绑定选项
• TX PLL 选项
• TX PMA 可选端口
RX PMA
• RX CDR 选项
• 均衡
• RX PMA 可选端口

Enhanced PCS 参数

Enhanced PCS P参数，依据Transceiver Configuration Rule。

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动态重配置参数

动态重配置使您能够在不对器件断电的情况下更改收发器通道和 PLL 的行为。

PMA 端口

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增强型 PCS TX 和 RX 控制端口

**Enhanced PCS Interfaces **

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Enhanced PCS FIFO Operation

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Enhanced PCS端口

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Enhanced PCS TX FIFO

Enhanced PCS TX FIFO 在发送器通道 PCS 和 FPGA 架构之间提供一个接口。运行 TX FIFO 可实现通道 PCS 和 FPGA 架构之间的相位补偿。

TX FIFO 支持下列操作模式：
• 相位补偿模式
• 寄存器模式
• Interlaken 模式
• 基本模式

相位补偿模式

相位补偿模式确保了内核时钟与并行时钟域之间的正确数据传输。 TX Core 或 RX Core FIFO 的读写侧必须由同一时钟频率驱动。 TX 或 RX FIFO 的深度在此模式下是一个常量。因此，可以忽略 TX Core 或 RX Core FIFO 标志状态。 tx_fifo_wr_en 或 rx_data_valid 可以连到 1。

基本模式

基本模式使您能够使用不同的时钟频率驱动一个 FIFO 的读写侧。 tx_coreclkin 或rx_coreclkin 必须有一个被 66 除的最小频率的通道数据速率。 tx_coreclkin 或rx_coreclkin 的频率范围从(data rate/32)到(data rate/66)。为获得最佳结果， Intel 建议tx_coreclkin 或 rx_coreclkin 要设置成(data rate/32)。通过监控 FIFO flag 来控制读
写操作。对于 TX FIFO，通过 tx_fifo_pfull 信号变低来置位 tx_enh_data_valid，可以使用下面的实例约束(example assignment)来完成：assign tx_enh_data_valid = ~tx_fifo_pfull;

寄存器和快速寄存器模式

此 FIFO 模式用于协议，这需要确定性延迟。 tx_fifo_wr_en 连接到 1。

3 PLL 和时钟网络

每 3 个收发器通道的收发器 bank 具有一个高级发送 ATX PLL，一个小数分频 fPLL（fPLL），和一个主端口时钟生成模块（CGB）。

Arria 10 收发器时钟体系结构支持 bonded 和非 bonded 的收发器通道配置。通道绑定用于最小化多个收发器通道之间的时钟偏移。

PLL

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例化 ATX PLL IP 核

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ATX_PLL端口

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输入参考时钟源

发送器 PLL 和时钟数据恢复(CDR)模块需要一个输入参考时钟源，以生成收发器运行所需的时钟。输入参考时钟必须在器件上电时保持稳定并且自由运行，以实现正确的 PLL 操作。

根据抖动要求， Arria 10 收发器 PLL 有 5 个可用的输入参考时钟源：
• 专用参考时钟管脚
• 参考时钟网络
• 带有 PLL 级联的另一个 fPLL 输出
• 接收输入管脚
• 全局时钟或内核时钟

发送器时钟网络

发送器时钟网络将时钟从发送器 PLL 布线到发送器通道。它对发送器通道提供了以下两种类型的时
钟：
• 高速串行时钟—串行器的高速时钟。
• 低速并行时钟—串行器和 PCS 的低速时钟。
在 bonded 通道配置中，串行时钟和并行时钟都从发送器 PLL 布线到发送器通道。在 non-bonded
通道配置中，只有串行时钟被布线到发送器通道，并行时钟在本地通道中生成。要支持各种
bonded 和 non-bonded 的时钟配置， 4 种类型的发送器时钟网络可用：
• x1 时钟线
• x6 时钟线
• xN 时钟线
• GT 时钟线

Non-bonded 通道配置使用 x1 时钟网络