0 公司
Xilinx: Artix-7(最低成本及功耗、ZYNQ-7020)、Virtex-7(性能最高)、Kintex(最高性价比)
Altera :Stratix V(性能最高)、Cyclone V(最低成本及功耗)
1 内部资源
1.1 逻辑资源块
CLB(Xlinx):由均匀分布、纵向密集的slice构成,slice包括
- LUT
可用其模仿寄存器/锁存器、ROM、RAM、门电路… - 寄存器
通过配置MUX形成寄存器链,能实现移位寄存器电路 - 异或门/复用器(MUX)
由专门的异或门加专门的进位链布线资源及资源实现全加器。
或LUT配合异或门实现超前进位加法器,进一步提高加法器性能。
ALM(Altera)
- ALUT
- LUT
- 全加器
- 复用器
- 寄存器
1.2 时钟网络资源
- 全局时钟资源
对整个FPGA芯片任意两个地方的延迟时间偏差最小 - 区域时钟资源
该时钟网络作用域
前二者针对FPGA内部资源,如CLB、BRAM、DSP - IO时钟资源
针对接口资源
要求高频率、高速、不需要大型树状时钟网络
1.3 时钟处理单元
- 锁相环PLL
- DCM
1.4 块存储BRAM(BLOCK RAM)
1.5 DSP
核心:高性能硬件乘法器
及累加器寄存器复用器。
实现强大的数字信号处理运算能力
1.6 布线资源
- 开关盒SB : 对水平和竖直连线资源进行切换
- 连线盒CB : 将CLB输入输出接通到连线资源中
- 行列连线 : 硬件连线
1.7 接口资源
IOB
- 存储单元
- I/Obuf
- 输入buf IBUF
- 输出buf OBUF
- 三态输出buf OBUFT
- 双向buf IOBUF
- 全局时钟输入buf IBUFG
- 输入延时线DELAY