FPGA学习笔记第六弹

FPGA学习笔记第六弹
今天来回顾一下如何写仿真文件吧，强烈的建议从你一开始学习Verilog时候就开始写仿真测试文件，这是一个习惯需要慢慢的好好的养成。
首先呐，我们不需要把仿真当作一件很麻烦，甚至很难的事情，这里我觉得特权同学总结的很到位：
反证其实就分为以下几个步骤：
1：对被测试的模块顶层接口进行例化和。
2：给被测试的模块添加激励信号。
3：查看仿真的结果，判断输出信号是不是正确的。
先不要去搞那些花里胡哨的验证技巧，其实仿真的本质就是这个。
在例化input时原本的wire型变成wire型，原本的output reg型变成wire型。
时钟激励的常用格式参考如下代码（以计数器的仿真代码为例）：

`timescale 1ns/1ps
`define clk_period 20 //定义一个时钟周期为20ns

module count_tb;
    // 输入变量
    reg clk;
    reg rst_n;
    //输出变量
    wire led;



    count u1 (
    . clk_50M(clk),
    . rst_n(rst_n),
    
    . led