FPGA和ASIC
FPGA（Field Programmable Gate Array）现场可编程逻辑门阵列，ASIC(Application Specific Integrated Circuit)即专用集成电路。
比速度
相同的工艺和设计，在FPGA上的速度应该比ASIC跑得慢。因为FPGA内部是基于通用的结构，也就是LUT（lookuptable），它可以实现加法器，组合逻辑等等，而ASIC，一般加法器就是加法器，而比较器就是比较器，FPGA结构上的通用性必然导致冗余；另外，作为FPGA基本单元是LUT（LUT组成SLICE，SLICE组成CLB－－这是xilinx的结构），为此大的设计假如一个LUT实现不了，就得用两个LUT，一个SLICE实现不了就要用CLB，不同结构处于特定的位置，信号之间的互联，导致的wiredelay是不可忽略的一部分。而对于ASIC来说没有结构上的限制，而且对于特定的实际可以在空间上靠得很近，相对之下wiredelay和celldelay都应该比FPGA小。当然LUT中也有DFF，作为高速的设计一般都会在一个简单的组合逻辑操作之后打一拍，再做下一步的处理。
比个头
完全相同的结构的话，FPGA被ASIC远远踢飞。FPGA要规模大得多才能实现ASIC相同的功能，主频还只有几分之一。因此，FPGA相对于ASIC来说还是大很多的。
功耗方面
在相同工艺条件下，FPGA要大于ASIC。FPGA，尤其是基于占用大量硅面积的、每个单元六个晶体管的静态存储器（SRAM）的查寻表（LUT）和配置元件技术的FPGA，其功耗要比对等的ASIC大得多。
比花的银子
FPGA贵在单片，开发工具和风险基本不存在。对于ASIC贵在流片的费用和开发工具，NRE费用随着工艺的提高变相当贵，除非你的芯片一次成功可以量产，否则单片费用将其贵无比！
什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
同步电路和异步电路的区别：
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
同步复位和异步复位的区别
同步复位是在时钟沿变化时，完成复位动作。
优点：
1）抗干扰能力高，可以提出复位信号中周期短于时钟周期的毛刺；
2）有利于静态时序分析工具的分析；
3）有利于基于周期的仿真工具的仿真。
缺点：
1）占用更多资源；
2）对复位信号的脉冲宽度有要求，由于线路上的延迟；可能需要多个时钟周期的复位脉冲的宽度，而且很难保证复位信号到达各个寄存器的时序；
3）同步复位依赖时钟，如果电路中时钟信号出现问题则无法复位。
异步复位是只要复位信号满足条件就完成复位动作。
优点：
1）不需要额外的逻辑资源，实现简单；
2）复位信号不依赖于时钟。
缺点：
1）复位信号易受外界干扰，并对电路内的毛刺敏感；
2）复位信号的随机性可能导致时序违规，也就是复位信号释放时在时钟有效沿附近，会使电路处于亚稳态。
建立时间与保持时间的概念
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
①对于建立时间违例的解决办法
降低时钟频率，即增大时钟周期；
在时钟路径上加缓冲器（buffer），让时钟晚到来；
更换具有更小器件延迟的触发器；
组合逻辑优化或插入流水线，缩短关键路径。
②对于保持时
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