设计例化和连接
于 2020-08-27 00:22:38 首次发布
本文介绍了如何在SystemVerilog中对Design Under Test (DUT)进行例化并连接其信号。通过例化底层模块到上层模块,需要将DUT的信号正确连接到上层模块的对应信号。注意模块名、参数传递以及如果DUT信号由某些过程产生,需要将这些条件传递给例化。
摘要由CSDN通过智能技术生成