ZYNQ笔记（二）

接下来说说详细的资源。
首先从PS部分开始，主要包含应用处理器单元APU、存储器接口、I/O外设三个部分。
应用处理器单元APU
首先就是双核ARM Cortex-A9多核处理器CPU,每个Cortex-A9核都有独立的NEON，包含带有检验的32KB L1指令高速缓存和32KB L1数据高速缓存，以及私有定时器和看门狗定时器，除此之外，2个Cortex-A9硬核共享带有校验的512KB L2高速缓存；其次是带有校验功能的256KB片上存储器OCM，它提供了2个访问接口；其其次，还提供64位高级可扩展接口（AXI）从端口，增加了访问L2高速缓存和片上存储OCM的能力；其其其次为DMA控制器，其中的四个通道用于PS，实现存储器与系统内的任何存储器的数据交换，另外四个用于PL，实现存储器到PL及PL到存储器之间的数据交换；最后再提下通用的中断控制器GIC,它们有各自独立的中断屏蔽和中断优先级，其中包含5个CPU私有外设中断PPI、16个CPU软件中断SGI、以及分配来自系统和PS加PL剩余部分的共享外设中断SPI。
存储器接口
首先就是DDR控制器，支持的类型有DDR3、DDR2、LPDDR-2类型，并提供了16/32位数据宽度；其次就是四-SPI控制器，提供连接1个或2个SPI设备的能力，数据宽度的读操作支持1位或2位，主模式下最高的SPI时钟可以达到100MHz；接下来是静态存储器控制器SMC，SMC提供了NAND存储器和并行SRAM/NOR存储器的读/写控制功能，对于NAND存储控制器来说，支持8/16位的I/O数据宽度。提供一个片选信号，支持异步存储器工作模式，对于并行SRAM/NOR存储器来说，支持8位数据宽度，以及最多25位地址信号，同样支持异步存储器操作模式。
I/O外设
首先就是通用输入/输出端口GPIO，PS总共提供了54个可用的GPIO信号，通过MIO，可以将这些信号连接到外部引脚，通过EMIO，可以将GPIO信号引入到PL单元，支持最多192个GPIO信号，其中64个为输入，128个为输出，同时，支持在上升沿、下降沿、任意沿、高电平或低电平产生中断信号；其次是2个三模式以太网控制器，在RGMI II 模式时，使用MIO引脚和外部的PHY，在SGMII模式时，使用PL内的GTX收发器模块，协议支持IEEE802.3和IEEE1588 V2.0协议；其其次为2个USB控制器，支持USB2.0高速设备，支持最多12个端点；接下来为2个SD/SDIO控制器，可以作为基本的启动设备，支持SD规范2.0,不过只支持主模式；接下来为2个SPI控制器，支持全双工模式，通过MIO，支持最高50MHz的外部SPI时钟，通过EMIO到PL时，支持最高25MHz时钟频率；接下来为2个CAN控制器，遵守ISO11898-1、CAN2.0A和CAN2.0B标准，支持最高速度为1Mb/s；接下来为2个UART控制器，波特率发生器可编程，数据位、停止位、奇偶校验位都可选择；最后为2个IIC控制器，支持主从设备模式。
接着就是PL部分了。
PL部分包括可配置逻辑块CLB资源，36KB的BRAM资源，数字信号处理DSP48E1资源，时钟管理单元，可配置的I/O资源，模拟-数字转换器XADC，BRAM支持最多72位数据宽度，可配置为双端口18Kb的存储器，以及可编程的FIFO功能，XADC为2个12位XADC，采样速率高达1Msps。