UltraScale Architecture SelectIO

最新推荐文章于 2024-07-08 18:39:55 发布
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文章标签： 硬件架构
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本文链接：https://blog.csdn.net/qq_38025230/article/details/129414003
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该文档详细介绍了UG571FPGA的特性，包括52个支持单端和差分的HPbank，独立供电的bank，伪开漏逻辑标准，串联输出终端控制，以及通过VREFpin调节电平的功能。此外，还支持DDR4和LVDS接口的预加重技术，以优化信号完整性和设计简易性。配置期间，除配置bank外，其他I/O驱动为三态，配置后所有pin不再为三态并被拉低。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

UG571

High-performance (HP)

high-density (HD)

high-range (HR)

一、数量：a、HP bank： 52个，其中48个支持单端和差分（Every SelectIO resource contains input, output, and 3-state drivers ），若没有配置，默认为弱下拉。

b、HP bank： 26个

二、每个bank都是独立供电，每个bank都有Vref pin

三、新加入伪开漏标准： pseudo-open-drain logic standards (POD). 四、串联输出终端控制（Series output termination control ）可在HP I/O银行提高信号完整性和易于板设计

五、可通过 VREF pin来调节bank电平，也可通过内部的寄存器来调节bank电平

六、对于DDR4与LVDS，可以通过预加重来减小干扰和线损

七、支持数字控制阻抗Digitally controlled impedance (DCI)

Supply Voltages for the SelectIO Pins

VCCO ：VCCO是IO电路的主要电源

VREF ：带有差分输入buffer的单端io需要外部的参考电平（只有rx端需要）connect the dedicated VREF pin to GND with a 500 or 1 K resistor VCCAUX ：为IO各逻辑块的互联供电或为一些输入buffer供电

VCCAUX_IO ：

VCCINT_IO ：

配置过程中和配置后的I/ o状态

在配置FPGA期间：除配置bank（bank0 or bank65）外， I/O drivers are 3-stated 配置完成后：没有指定的pin为3-stated，并且pulled-down

qq_38025230
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