Cadence Allegro 生成网表提示Check the symbol for consistency of pin definition 错误的解决办法


使用cadence allegro画电路图的时候,和Altium designer导入到PCB文件不太一样,Allegro需要先将原理图生成一个网络表。

image_1d242fn10qiev5bs5o9uasue2q.png-47.1kB
点击Tools ----- Create Netlist生成网表

在生成网表前你必须要保证原理图上的元器件都有封装
批量修改封装的方法
image_1d24339g41pfh1d3fpr1qdv37h37.png-21.6kB
在footprint中填写上封装库相应的封装名
image_1d2438a6o10qa1h5f1htt1vdv1frj6n.png-150.5kB

保证有封装后,Create Netlist,点击Tools的该选项。
image_1d243df02p6qokk1rqm1f3vg6o84.png-43.1kB
点击OK。
然后我的工程就报错了
image_1d243eu0i1dqd3341nb529s175h8h.png-6.5kB
根据提示,我们找到netlist.log文件,找到其错误的位置
image_1d243h4bh13r15gm10leajsj9s8u.png-194.5kB
根据错误的提示,我们去找到pstxnet.dat这个文件,然后使用notepad++打开。。
image_1d243if8nh0m12ku1lku1m3j1t729b.png-26.8kB
找到其583行
image_1d243jvll1560rno19rs1vee1lo49o.png-32.8kB
根据583行的提示,找到C111的,看看他的引脚怎么说有问题了
image_1d243o9gb3ekkbems0pr71cbda5.png-9.5kB

但是我去看了C111这个元器件,觉得没有毛病啊,引脚编号和封装的引脚编号都是1,2.并没有说像AD中,原理图的引脚编号1,2,但是封装是引脚编号为A,B的这种情况。很迷。之后我将C111这个器件先删除,在重新添加进去,然后竟然就OK了,OK了,这个bug很迷。

Candence中Netlist Error:无法创建引脚,已完美解决!!

google一下,看到一个兄弟和我遇到一样的错误,**他的是因为封装用了空格结尾,导致软件不识别,然后报错。**感觉这是Allegro的一个bug。
下图是没有报错Allegro的提示信息
image_1d26g4rbj531o5b14gjuj61qjh9.png-24.5kB

我们再来看看netlist.log这个日志文件
image_1d26g6cessc5bkt55hln11o2vm.png-14.6kB
可以看到已经没有错误了,

  • pstchip.dat,

  • pstxprt.dat

  • pstxnet.dat
    这三个文件都生成成功。
    image_1d26g7k8u1h5m13aa9vaiba1m7k13.png-390.8kB

评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值