Cadence Allegro 生成网表提示Check the symbol for consistency of pin definition 错误的解决办法

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使用cadence allegro画电路图的时候，和Altium designer导入到PCB文件不太一样，Allegro需要先将原理图生成一个网络表。

点击Tools ----- Create Netlist生成网表

在生成网表前你必须要保证原理图上的元器件都有封装
批量修改封装的方法

在footprint中填写上封装库相应的封装名

保证有封装后，Create Netlist,点击Tools的该选项。

点击OK。
然后我的工程就报错了

根据提示，我们找到netlist.log文件，找到其错误的位置

根据错误的提示，我们去找到pstxnet.dat这个文件，然后使用notepad++打开。。

找到其583行

根据583行的提示，找到C111的，看看他的引脚怎么说有问题了

但是我去看了C111这个元器件，觉得没有毛病啊，引脚编号和封装的引脚编号都是1，2.并没有说像AD中，原理图的引脚编号1,2，但是封装是引脚编号为A,B的这种情况。很迷。之后我将C111这个器件先删除，在重新添加进去，然后竟然就OK了，OK了，这个bug很迷。

Candence中Netlist Error：无法创建引脚，已完美解决！！

google一下，看到一个兄弟和我遇到一样的错误，**他的是因为封装用了空格结尾，导致软件不识别，然后报错。**感觉这是Allegro的一个bug。
下图是没有报错Allegro的提示信息

我们再来看看netlist.log这个日志文件

可以看到已经没有错误了，

• pstchip.dat，

• pstxprt.dat

• pstxnet.dat
  这三个文件都生成成功。