VHDL入门笔记

本文介绍了VHDL中的数据类型转换,包括std_ulogic与STD_LOGIC的区别,以及如何使用std_logic_arith包进行转换。同时,详细阐述了信号与变量的差异,并探讨了整数范围定义在实际设计中的应用和误解。
摘要由CSDN通过智能技术生成

一,STD_ULOGIC和STD_LOGIC的区别:

       std_ulogic是个枚举类型,有9个值。而STD_LOGIC是std_ulogic类型的决断子类型,除了具有std_ulogic类型的9个值之外,还包含决断函数。如果在硬件设计中不出现“线与”的话,两者没什么区别,但如果有”线与“现象,则STD_LOGIC类型可以通过决断函数来判定信号值,而std_ulogic类型则无法处理 '线与' 问题。

二,数据类型转换

包:std_logic_arith;

(1)conv_integer(P):将数据类型为整数,无符号签字,std_ulogic或STD_LOGIC的操作数p转换为整数类型注意不包括std_logic_vector;

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