ToFPGA的博客

对于 DDR3 设计，若 DDR3 时钟大于 667 MHz，则需要一个 MMCM 专门用来产生 300MHz 或 400MHz 时钟作为 IDELAY 参考时钟（具体选用 300MHz 还是 400MHz 取决于 FPGA 速度等级），其他情况使用 200MHz 时钟作为 IDELAY 参考时钟。当 app_wdf_wren 和 app_wdf_rdy 同时有效，写数据被写入数据写 FIFO。4:1 模式下用户接口数据位宽为 64bit，写入 64bit 数据（0000_0806_0000_0805）

对FPGA加载过程中不同寄存器初始化方式现象的分析

左图是我们常用示波器看到的眼图效果，右图是使用 IBERT 的眼图。IBERT 眼图会比示波器眼图更小，是由于受到非常低概率抖动和噪声的影响，眼图有些许闭合。UI 换算与 GT 的速率有关，以12.5 Gb/s 为例，1 UI = 1000/12.5 ps = 80 ps。但是选择精度更高意味着采样点数更多，例如 1e-5 精度每个 offset 需要采集 1e5 样本，这里的 offset 由设置中的 increment 决定。，当眼图中的蓝色区域大于图中临界值，说明信号完整性是满足要求的。

注：Power-efficient, adaptive linear equalizer mode called the low-power mode (LPM) and a high-performance, adaptive decision feedback equalization (DFE) mode to compensate for high frequency losses in the channel while providing maximum flexibility.GTP 一个 Q

命名X 表示第几列，从 0 开始Y 表示第几行，从 0 开始每个 CLB 由 2 个 SLICEL 或者 1 个 SLICEL + 1 个 SLICEM 组成每个 SLICE 包含 4 个 LUTs + 8 个 存储单元 + 多路复用器 + 进位逻辑所有 SLICE 都提供逻辑、算术和 ROM 功能只有 SLICEM 提供 DRAM 和移位寄存器功能。

clock-capable（CC）inputs，主要用于从 FPGA 外部输入时钟信号，也可以当中普通 I/O 使用每个 I/O bank 对应一个时钟区域，包含 50 个 I/O，其中包含 4 对 CC 引脚（2 对 SRCC + 2 对 MRCC），每对 CC 引脚又分为 master 和 slave（对应差分信号的 P 和 N 端口）若使用单端时钟信号输入，则连接 P 端口，而该对 CC 引脚的 N 端口此时只能作为普通 I/O 使用。

每个 I/O bank 包含 4 个 IO_FIFO，1 个 IO_FIFO 定义为 1 个 byte group，每个 byte group 包含 12 个 I/O1 个 IO_FIFO 包含 1 个 IN_FIFO 和 1 个 OUT_FIFOIO_FIFO 通常与 IOLOGIC（ISERDESE，IDDR，OSERDESE，ODDR）连接IO_FIFO 内部结构图如下所示：包含输入寄存器、深度 7 FIFO核、输出寄存器，可当做深度 9 的 FIFO。

本文针对 xc7k325tffg900-2 型号 FPGA 进行分析讨论。

目录Spartan-7 FPGAsArtix-7 FPGAsKintex-7 FPGAsVirtex-7 FPGAsFPGA芯片命名规则DSP资源BRAM资源Transceivers 资源Transceivers 总带宽I/O 个数及带宽参考文档Spartan-7 FPGAsArtix-7 FPGAsKintex-7 FPGAsVirtex-7 FPGAsFPGA芯片命名规则DSP资源BRAM资源Transceivers 资源Transceivers 总带宽I/O 个数

7系列 MultiBoot 功能可用于控制 FPGA 加载两个及以上程序，可指定 FPGA 从指定的 Flash 地址加载程序。Fallback 加载 golden 程序MultiBoot 加载 update 程序注：Virtex®-7 HT FPGA不支持 Fallback MultiBoot 功能。

整理 Xilinx 7系列 FPGA 配置相关知识，参考 ug470 手册

Reset Verification IP

Clock Verification IP

xilinx 官方IP axi_quad_spi 的使用说明及示例工程