ToFPGA的博客

时钟的拓扑结构的质量直接影响到设计后期的时序收敛，在多die芯片中，这一点尤为重要。例如：某个芯片是3个die，设计中的一个时钟要给这3个die使用，那么最好将该时钟分配在中间那个die上，这样跨die次数最小，比较时钟跨die会增加Clock Skew。这样就打开了Vivado，之后选择Window，点击Device即可打开Device视图，点击Package即可打开Package视图。例如：PCIE的位置，高速收发器的位置，因为这些位置直接影响到PCB设计以及FPGA内部的数据流。

和转换字符之间指定标识符、标志、字段宽度、精度和子类型操作符。（操作符之间的空格无效，在这里显示空格只是为了便于阅读。开头，以转换字符结尾。格式化操作符以百分号。

由于直接使用quartus安装时自带的modelsim，所以不需要单独进行Altera库的安装，直接新建工程即可仿真。将 modelsim 根目录下 modelsim.ini 文件属性只读关闭。从库文件夹里的 modelsim.ini 文件中复制如下内容。粘贴刚刚复制的内容到该文件的如下位置，然后保存，勾选只读。

wireshark软件使用说明

ps：此操作会强制重启任务管理器！

SignalTap II——基本使用和高级技巧