FPGA内部结构
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参考 Xilinx 官方手册,整理 FPGA 内部结构相关知识
FPGA的花路
花猫的FPGA成长之路笔记
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可配置逻辑单元 CLB(参考ug474)
命名X 表示第几列,从 0 开始Y 表示第几行,从 0 开始每个 CLB 由 2 个 SLICEL 或者 1 个 SLICEL + 1 个 SLICEM 组成每个 SLICE 包含 4 个 LUTs + 8 个 存储单元 + 多路复用器 + 进位逻辑所有 SLICE 都提供逻辑、算术和 ROM 功能只有 SLICEM 提供 DRAM 和移位寄存器功能。原创 2024-07-07 14:33:03 · 1048 阅读 · 0 评论 -
时钟资源(参考ug472)
clock-capable(CC)inputs,主要用于从 FPGA 外部输入时钟信号,也可以当中普通 I/O 使用每个 I/O bank 对应一个时钟区域,包含 50 个 I/O,其中包含 4 对 CC 引脚(2 对 SRCC + 2 对 MRCC),每对 CC 引脚又分为 master 和 slave(对应差分信号的 P 和 N 端口)若使用单端时钟信号输入,则连接 P 端口,而该对 CC 引脚的 N 端口此时只能作为普通 I/O 使用。原创 2024-07-07 14:24:02 · 826 阅读 · 0 评论 -
SelectIO(参考ug471)
每个 I/O bank 包含 4 个 IO_FIFO,1 个 IO_FIFO 定义为 1 个 byte group,每个 byte group 包含 12 个 I/O1 个 IO_FIFO 包含 1 个 IN_FIFO 和 1 个 OUT_FIFOIO_FIFO 通常与 IOLOGIC(ISERDESE,IDDR,OSERDESE,ODDR)连接IO_FIFO 内部结构图如下所示:包含输入寄存器、深度 7 FIFO核、输出寄存器,可当做深度 9 的 FIFO。原创 2024-07-06 16:01:36 · 1059 阅读 · 0 评论 -
7 系列 FPGA 引脚及封装(参考ug475)
本文针对 xc7k325tffg900-2 型号 FPGA 进行分析讨论。原创 2024-07-06 15:41:35 · 666 阅读 · 0 评论