VHDL/Verilog编译错误总结

FPGA的花路

已于 2024-03-03 09:22:28 修改

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文章标签： fpga开发编译错误 VHDL/Verilog

于 2021-08-18 09:03:20 首次发布

本文链接：https://blog.csdn.net/qq_38695100/article/details/119772093

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这篇博客汇总了在使用Vivado、Quartus和Lattice进行VHDL与Verilog设计时常见的编译错误，包括类型不匹配、无法读取输出信号以及模块实例化问题等。对于每个错误，文章提供了详细的解释和解决方案，帮助开发者更好地理解和避免这些常见问题。

摘要由CSDN通过智能技术生成

Vivado

[Synth 8-2778] type error near txen_sync ; expected type std_logic_vector
std_logic类型值不能直接赋值给std_logic_vector
[Synth 8-1779] cannot read from ‘out’ object txd ; use ‘buffer’ or ‘inout’
[Synth 8-1085] txd with mode ‘out’ cannot be read
输出信号不能直接接ILA ，可以接上一级信号

Error(13690): VHDL Type Mismatch error at V3IN1_core.vhd(1376): indexed name returns a value whose type does not match “std_logic_vector”, the type of the target expression
模块例化时，不能写成 sdi_de => sdiin_vld_4to1(0) ，而是 sdi_de => sdiin_vld_4to1(0 downto 0)