03 基于74HC74的分频器设计-数字芯片

一、理论分析

        1、要求：通过D触发器实现一个分频器设计。

        2、实现方案：采用74HC74芯片，74HC74是个双D触发器，把其中的一个D触发器的“Q非”输出端接到D输入端，时钟信号输入端CLK接时钟输入信号，这样每来一次CLK脉冲，D触发器的状态就会翻转一次，每两次CLOCK脉冲就会使D触发器输出一个完整的矩形波，这就实现了2分频。把同一片74HC74上的两路D触发器串联起来，其中一个D触发器的输出作为另一个D触发器的时钟信号，还可以实现4分频。

        3、但是受限于数字芯片，其无法实现较高频率的分频器，较高频率的分频器设计后续会分享。

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二、数据手册

        注意：74HC74为CMOS电平，即当供电为VCC时，输入待分频的信号，其幅度必须高过一定电压值，才能实现高电平的对准。

        此类电路重要的就是功能图表了，可以看到其逻辑符号为第一个图，在AD等工程的芯片的原理图也多以第一种形式存在，但是因为其双触发器的独立性，实际画原理图多以第三种形式存在的。

        其中独立的两个D触发器，每一片都是如下的内部我们可以简单分析，做对应的功能表，当然datasheet一般都会给一个官方的图。

         例如如下的表： 其实我们可以将这个片子既当作D触发器，也可以当作SR锁存器，

        （1）当nSD、nRD不同时为H时，其输出的Q将由s、r确定。且此时为组合逻辑，即无需CP信号，当S、R变化后，Q将直接产生变化。

        （2）当nSD、nRD同时为H时，其输出Q将由D确定，此时变化为CP的上升沿，即此时CP必须有一个从L到H的过程，Q才可以输出为当前的D，否则Q保持为上次的值。

         如下为引脚功能，已完全给出，注：CP不一定必须是周期时钟，其只检测上升沿，可以从GND拉到VCC后就不变了。

Symbol	Pin	Description
1RD	1	异步重置-直接输入(低电平有效)
1D	2	1路数据输入
1CP	3	1路时钟输入（只需要上升沿即可）
1SD	4	异步设置--直接输入(低电平有效)
1Q	5	1路输出
1Q-	6	1路输出反
GND	7	GND
2Q-	8	2路输出反
2Q	9	2路输出
2SD	10	异步设置--直接输入(低电平有效)
2CP	11	2路时钟输入（只需要上升沿即可）
2D	12	2路数据输入
2RD	13	异步重置-直接输入(低电平有效)
VCC	14	VCC

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三、仿真

        当SR均为H的时候，Q输出＝D，且在CLK上升沿进行变化，此时CLK接待分频的信号，Q-连接到D，此时输出的Q就是在不断的变化，这个变化的频率正好是CLK的一半（因为一个周期变一次，两次正好是高低为一个周期，实现分频），同理，第二个单独的D触发器一样的效果，最终U1A输出了2分频，U1B输出了4分频。 

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四、注意

        因为是数字电路，一定记得匹配电平，同时该分频器的输入频率无法太高。

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五、实测

六、基于74HC74的分频器设计-数字芯片-AD工程

通过74HC74实现一个二分频与四分频电路资源-CSDN文库