ZYNQ的学习记录 - SOC(1)硬件环境搭建

第一步：硬件环境搭建

(在后面测试的时候遇到了一个蠢的问题，上一次没有碰到，当时觉得值得注意，便写了这一章和上一章，本来没打算写这两章的，毕竟太简单太基础了)

翻出了沉箱已久的FPGA开发板，很早以前学过，但是当时只是草草摸了一下，后面有一两年没碰过，早忘了。

开发板为米联的MIZ-701N，芯片为7020。
首先，搭建一个硬件环境：
ZYNQ里面DDR、时钟、外设IO的配置跟板子有关，比如
之所以选择48、49脚，是因为在原理图中可以看到：

如果我们需要用到其他的外设，也可以根据同样的方法去做。

• 对应硬件工程师来说，画板的时候可以将需要直连CPU的外设直接连在这些管脚上
  DDR设置：
  原理图上：
  
  对应CPU设置：
  此外，还有FCLK时钟、输入时钟、BANK0/1的IO的电压配置等。
  配置完成后点击OK，然后自动连线，将fclk与输入相连，是这样的：
  然后生成输出文件和顶层文件，编译并生成bit文件。
  导入SDK：
  第一步，点击file，下面有一个导出硬件网表：
  导出时需勾选include bitstream
  然后点击export下面的launch SDK，这样就完成了硬件的搭建，下面进入软件调试阶段。