The UVM Primer -- Chapter 11 UVM Tests

最新推荐文章于 2022-04-10 23:10:13 发布
最新推荐文章于 2022-04-10 23:10:13 发布
阅读量423 收藏 1
点赞数 1
分类专栏： UVM
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_39556143/article/details/88258617
版权

Chapter 11 UVM Tests

11.1 Creating Test with Factory

  • 利用工厂机制，我们可以只编译一次测试平台，然后使用factory机制运行不同的测试用例，通过向UVM传入+UVM_TESTNAME的string型变量调用工厂机制，并创建对象。
    vsim testbench -coverage +UVM_TESTNAME=add_test
    vsim testbench -coverage +UVM_TESTNAME=random_test
    通过以上两条命令就可以分别创建add_test的对象和random_test的对象。
  • 上一节，记录了如何使用OOP的测试平台，通过在testbench顶层文件中调用各个对象的execute函数启动方针平台，在使用UVM之后，我们可以使用run_test()函数启动方针
module top;
	import uvm_pkg::*;                          //导入uvm定义的类&函数&任务等
	`include "uvm_macros.svh"                   //导入uvm定义的宏
	import tinyalu_pkg::*;                      //导入tinyalu定义的类&函数&任务等
	`include "tinyalu_macros.svh"               //导入timyalu定义的宏
	
	tinyalu_bfm  bfm;
	tinyalu DUT(.A(bfm.A),.B(bfm.B),.op(bfm.op)...);
	
	initial begin
		uvm_config_db #(virtual interface tinyalu_bfm)::
最低0.47元/天 解锁文章
我不是悍跳狼丶
关注
  • 1
    点赞
  • 踩
  • 1
    收藏
    觉得还不错? 一键收藏
  • 2
    评论
专栏目录
The UVM Primer -- Chpater 20 Class Hierarchies and Deep Operatrion
追梦赤子心
03-22 203
Chpater 20 Class Hierarchies and Deep Operatrion 20.1 class hierarchies 为了避免到处copy代码，和提高代码重用率，我们通过类继承(extends component)、共用对象句柄(uvm_put_port)实现。 我们重新通过Lion的例子帮助理解deep operation： 假设我们目前的class层次结构如下： ...
The UVM Primer - OOP篇
追梦赤子心
02-01 922
THe UVM Primer - OOP篇 1. SystemVerilog interface 概念：systemverilog中通过 interface将各个module的信号封装起来，这样testbench中各个模块不需要处理信号级别的接口，各模块从总线功能模型(Bus Function Model, BFM)拷贝一份信号备份，在各模块内部使用，进而可以通过封装实现协议级的功能模型。 优势：...
The UVM Primer
05-24
The UVM Primer, 中文版本，根据原版翻译，UVM学习必备。附带代码例子。
The UVM Primer -- Chpater 22 UVM Agent
追梦赤子心
03-30 645
Chpater 22 UVM Agent 将测试平台不断模块化是一件美妙的事情，无论我们使用它来封装硬件中的块，固件中的子程序还是软件中的对象，模块化都会隐藏复杂性并改善生活。 模块化还允许我们将经过测试的功能重用为硬件中的IP，固件中的库和软件中的类库。 成功模块化的关键是支持严格且不变的接口。定义接口允许用户（以及未来的自我）自信地使用模块化组件，而不必担心其内部工作。 UVM 提供了Age...
The UVM Primer -- Chpater 19 UVM Reporting
追梦赤子心
03-20 517
Chpater 19 UVM Reporting 19.1 UVM Report Macro 测试平台在运行过程中，会产生大量数据和信息。这些信息需要筛选之后，才能呈献给我们，否则我们无法处理海量的信息。UVM提供Report来解决这个问题，通过uvm_report的宏，将需要打印的信息分级，并且我们可以在end_of_elaboration_phase()中控制输出。 UVM提供四种不同打印等...
The UVM PRIMER 和 源代码.zip
08-24
把The UVM Primer看完，基本上就可以自己开发UVM验证平台了
uvm-1.1d UVM
03-13
UVM标准库代码uvm-1.1d。
UVM Primer
05-18
从UVM的源码分析 ，为什么UVM要这样写；让你知其然，更知其所以然。文档是中文翻译过的，更有利于初学者学习。
uvm-cookbook-registers-guide-verification-academy
最新发布
10-16
uvm-cookbook-registers-guide-verification-academy
The UVM Primer -- Chapter 13 UVM Environments
追梦赤子心
03-10 289
The UVM Primer – Chapter 13 UVM Environments 前面两节介绍了使用factory机制创建顶层对象uvm_test,并在uvm_test中例化uvm_componnets;UVM会自动的调用uvm_components中的各个phase，并且自为每个componnet的run_phase开启独立的进程.这样的方式易于理解，却难以复用。 采用以上方式，每次定...
THE_UVM_PRIMER_CODE_EXAMPLES_1.0.zip
05-14
basic UVM class。适合perl入门新手。 简单介绍了UVM的基本语法和基本功能。
uvm1.1d source code
05-15
uvm
The UVM Primer -- chapter 23 UVM Sequence
追梦赤子心
04-03 372
chapter 23 UVM Sequence 此前，我们通过tester/put&get port/driver将激励和测试平台分割开来，但是我们并没有将data stimulus从structure中分离出来。tester需要创建新的transaction，并将其送至测试平台，这意味着tester需要选择transaction的顺序，并经其送至测试平台。我们可以通过override t...
The UVM Primer -- Chapter 17 Interthread Communicaton
追梦赤子心
03-16 249
Chapter 17 Interthread Communication 上一章介绍了单线程内的各组件间的传输过程，本章介绍线程间的通信，以生产者-消费者为例： module producer(output byte shared, input bit put_it, output bit get_it); initial //线程1 repeat(3) begin ...
《The UVM Primer》——Chapter1: Introduction and DUT
分享数字IC和芯片验证相关技术，笔试面试、校招分享、职场经验和IC资讯，全平台同名！
02-05 939
1. 引言 《The UVM Primer》 是 一本UVM 的入门书籍，由Ray Salemi编写出版，并且是免费开源的项目，代码可以在GitHub上下载。这本书只有一百多页的篇幅，围绕TinyALU进行一步步的深入学习，非常适合初学UVM的新手。当然也需要有SystemVerilog的相关基础。 本书的UVM需要了解以下几个基本概念： SystemVerilog 的面向对象OOP 动态生成的对象，可在不重新编译的情况下指定tests和testbench架构 由 Agen..
The UVM Primer -- Chapter 12 UVM Component
追梦赤子心
03-08 303
Chapter 12 UVM Component 12.1 继承UVM Component 测试平台可以分为三大部分：structure，sequences，data： structure：描述测试平台的各组件并将其组合在一起； sequences：描述送往DUT的命令的序列； data：描述送往DUT的命令中的仿真数据； UVM component是testbench structure的...
《The UVM Primer》——chapter3: Interface and BFM
分享数字IC和芯片验证相关技术，笔试面试、校招分享、职场经验和IC资讯，全平台同名！
02-19 657
在上一章中，我们创建了一个比较合理的验证平台，具有以下几个特点： 功能覆盖率 自检功能 带约束的随机激励 但是这个验证平台将所有模块文件都放在了一个文件里，这使得后期的修改、重用和debug都变得非常的困难。随着后期项目和设计的复杂演化，验证平台也将变得越来越弱，这是一个巨大的缺陷。等到了项目的后期，甚至一个小小的改动都将导致验证平台的崩溃。这样的验证平台也无法用于下一个设计里。 因此需要使用一种标准化方法来创建模块化的验证平台，每次加入新代码后，其功能就更强大，也可以很容易
《The UVM Primer》——Chapter2: A Conventional Testbench for the TinyALU
分享数字IC和芯片验证相关技术，笔试面试、校招分享、职场经验和IC资讯，全平台同名！
02-14 430
在搭建UVM验证环境之前，我们先从SystemVerilog验证平台开始，随后一步一步地过渡到完整的UVM验证平台。 TinyALU对验证平台的需求如下： 全面测试 TinyALU 的功能 仿真RTL的每一行代码和通过这些行代码的路径 因此我们要创建需要覆盖的内容，随后创建验证平台去覆盖代码。并且创建自检的验证平台，这样跑回归时就不需要手动检查了。 TinyALU的功能覆盖率模型 我们使用 SystemVerilog 的 covergroup 来实现（具体可以参考绿皮书SystemVerilog
《The UVM Primer》——chapter5: Classes and Extension
分享数字IC和芯片验证相关技术，笔试面试、校招分享、职场经验和IC资讯，全平台同名！
04-10 254
结构体开始 考虑两个用来保存几何形状数据的结构体：长方形和正方形。 我们使用以下信息来存储和打印有关这些形状的信息： 用 rectangle_struct 和 square_struct 来定义变量，然后用这些变量来保存大小并计算面积。 typedefstruct { int length; int width; } rectangle_struct; typedefstruct { int side; } square_st
UVM verilog-AMS
07-28
UVM (Universal Verification Methodology) 是一种用于硬件验证的开发方法学，而 Verilog-AMS 是一种硬件描述语言的扩展，用于模拟和验证模拟电路和数字电路的行为。它们可以结合使用，以实现对模拟电路和数字电路的...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 2
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值