SVA介绍----SVA检验器(参数/选择运算符/true表达式)

使用参数的SVA检验器

SVA允许像verilog一样在检验器中使用参数，这位创建可重用的属性提供了很大的灵活性，比如两个信号之间的延迟信息就可以参数化。

//声明参数化的检验器
module gen_chk(input logic a,b,clk);
	parameter delay =1;
	property p16;
		@(posedge clk) a |-> ##delay b;
	endproperty
	a16: assert property(p16);
endmodule
//例化
module top(