SVA介绍----重复运算符

本文介绍了SystemVerilog SVA中的连续重复运算符,用于简化对信号连续匹配的描述。连续重复运算符包括信号的连续重复、序列的连续重复和带延迟窗口的序列连续重复等,允许指定信号在连续的周期内保持特定状态。此外,还提到了跟随重复和非连续重复运算符作为对比。
摘要由CSDN通过智能技术生成

  • 如果给定信号“start”在任何时钟上升沿,出现上升沿;然后,时钟下个周期起,a信号连续持续三个周期的高电平;然后,下个时钟周期,信号”stop“为高;利用此前的方法,我们可以这样写:
//冗余的代码写法
sequence test;
	@(posedge clk) $rose(a) |->	##1 a ##1 a ##1 a ##1 stop;
endsequence
  • 为了解决这种冗余的写法,SVA提供了三种不同的运算符:
    • 连续重复: 用户可以指定信号或序列,在指定数量的周期内都连续的匹配;
      • consecutive repetition
      • 要求必须在连续的时钟周期匹配;
      • 语法:signal or sequence [*n]
    • 跟随重复: 用户可以指定信号或序列,匹配达到指定次数,但是不要求连续;
      • go to repetition
      • 不要求在连续时钟匹配,要求最后一次匹配在整个匹配结束之前;
      • 语法:signal or sequence [->]
    • 非连续重复:
      • non-consecutive repetition
      • 不要求在连续时钟匹配,不要求最后一次匹配在整个匹配结束之前;
      • signal or sequence [=>]

连续重复运算符

1. 信号的连续重复

//信号的连续重复
sequence p21;
	@(posedge clk) $rose(a) |->	##2 (a[*
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