SVA的时序窗口
到目前为止,前面记录的都是固定的正延迟,其实sva也支持不同的描述延迟的方法。
1. 非固定的时序窗口
//检查a&&b成功后,那么在接下来的1~3个时钟周期内,信号c应该至少在一个时钟周期为高电平
property p12;
@(posedge clk) (a&b) |-> ##[1:3] c;
//类似于以下代码:
// (a&&b) -> ##1 c 或
// (a&&b) -> ##2 c 或
// (a&&b) -> ##3 c
endproperty
a12: assert property(p12);
属性p12一共有三次机会成功,三个线程具有相同的起始点(a&&b成功)&#