专业缩写词的中文名称

专业缩写词的中文名称
ALU 算术逻辑单元 Arithmetic Logic Unit
BGA 球栅阵列 Ball Grid Array
CDR 时钟和数据恢复 Clock and Data Recovery
CRC 循环冗余码 Cycle Redundancy Code
DCC 动态时钟控制 Dynamic Clock Control
DCS 动态时钟选择 Dynamic Clock Select
DDR 双倍数据速率 Double Data Rate
DLL 延迟锁定循环 Delay-Locked Loops
DSP 数字信号处理 Digital Signal Processing
EBR 嵌入式Block RAM Embedded Block RAM
ECLK 边沿时钟 Edge Clock
FFT 快速傅立叶变换 Fast Fourier Transforms
FIFO 先进先出先进先出 First In First Out
FIR 有限脉冲响应 Finite Impulse Response
LVCMOS 低压互补金属氧化物半导体 Low-Voltage Complementary Metal Oxide Semiconductor

LVDS 低压差分信号 Low-Voltage Differential Signaling
LVPECL 低压正发射极耦合逻辑 Low Voltage Positive Emitter Coupled Logic

LVTTL 低压晶体管-晶体管逻辑 Low Voltage Transistor-Transistor Logic

LUT 查询表 Look Up Table
MLVDS 多点低压差分信号 Multipoint Low-Voltage Differential Signaling

PCI 外围组件互连 Peripheral Component Interconnect
PCS 物理编码子层 Physical Coding Sublayer
PCLK 主时钟 Primary Clock
PDPR 伪双端口RAM Pseudo Dual Port RAM
PFU 可编程功能单元 Programmable Functional Unit
PIC 可编程I / O单元 Programmable I/O Cells
PLL 锁相环 Phase-Locked Loops
POR 上电复位 Power On Reset
SCI SERDES客户端界面 SERDES Client Interface
SERDES 序列化器/解串器 Serializer/Deserializer
SEU 单项赛事失败 Single Event Upset
SLVS 可扩展的低压信令 Scalable Low-Voltage Signaling
SPI 串行外设接口 Serial Peripheral Interface
SPR 单端口RAM Single Port RAM
SRAM 静态随机存取存储器 Static Random-Access Memory
TAP 测试访问端口 Test Access Port
TDM 时分复用 Time Division Multiplexing
RDR 接收数据寄存器 ReceiveDataRegister
HDR 高动态范围图像 High Dynamic Range
eDP 电子数据自理 Electronic Data Processing
1GbE 每秒1G比特 1GbE Network Adapter
SGMII 串行千兆媒体独立接口 SerialGigabit MediaIndependent Interface
注释：SGMII是PHY与MAC之间的接口，类似与GMII和RGMII，只不过GMII和RGMII都是并行的，而且需要随路时钟，PCB布线相对麻烦，而且不适应背板应用。而SGMII是串行的，不需要提供另外的时钟，MAC和PHY都需要CDR去恢复时钟。另外SGMII是有8B/10b编码的，速率是1.25。

XAUI 以太网连接单元接口 Ethernet Attachment Unit Interface
注释：是一个介于MAC到PHY之间的计算机总线XGMII（10.0 Gbit/s）的延伸标准，XAUI发音“zowie”，与意味十倍的罗马数字X关系，是“附件单位接口”的起始。

CPRI 通用公共无线电接口 Common Public Radio Interface
注释：
CPRI：1、采用数字的方式来传输基带信号,其数字接口有两种，标准的CPRI和OBSAI接口。CPRI(The Common Public Radio Interface)定义了基站数据处理控制单元REC(Radio Equipment Control)与基站收发单元RE(Radio Equipment)之间的接口关系，它的数据结构可以直接用于直放站的数据进行远端传输,成为基站的一种拉远系统。
延时调整：
1、远程射频单元上的电信号和基站保持同步后，远端射频单元和基站机房之间的所有传输通道的时延都必须被整定，以符合空中接口的定时规定。远程射频单元和基站之间的互连整定，一般通过利用帧同步技术测定时延值进行。
2、接口上包括三种不同的信息流（用户层数据流、控制管理层数据流、同步数据流）。协议包含两层：L1：物理层。L2:：数据连接层。
3、通过L1、L2层协议，IQ数据、控制和管理、同步信号能在REC和RE之间交换。所有的信号能够在数字连续交流线上交换。

LFE5UM5G-45 - 381 caBGA：
性能概述：1、在RDR（1.62 Gb / s）和HDR（2.7 Gb / s）中支持eDP
 2、每个设备最多四个通道：PCI Express，以太网（1GbE，SGMII，XAUI）和CPRI
3、每个切片支持一半的36 x 36，两个18 x 18或四个9 x 9乘法器，高级18 x 36 MAC和18 x 18乘-乘-累加（MMAC）操作
4、灵活的内存资源，高达3.744 Mb的sysMEM™嵌入式Block RAM（EBR）
194K至669K位分布式RAM

芯片资源
LUTs (K) 44
sysMEM Blocks (18 Kb) 108
Embedded Memory (Kb) 1944
Distributed RAM Bits (Kb) 351
18 X 18 Multipliers 72
SERDES (Dual/Channels) 2/4
注释：270Mb / s，最高5.0 Gb / s，SERDES接口（ECP5-5G）
PLLs/DLLs 4/4
381 caBGA (SERDES Channels / I/O Count) 4/203

核心电压：1.2v
嵌入式SERDES

Fpga 芯片选型：通常看其数据手册的概述，可以找到器芯片的资源，来根据实际情况进行选择。

ECP5 / ECP5-5G产品系列的任何成员都有两个主要的时钟分配网络，主时钟（pclk）和从时钟（eclk）。