[SV]SystemVerilog Semaphore

Semaphore

        Semaphore是一个SystemVerilog内置类,用于对共享资源的访问控制和基本同步。

        信号量就像一个包含键数的桶。使用信号量的进程必须首先从bucket中获取一个键,然后才能继续执行。所有其他进程必须等待,直到有足够数量的键返回到bucket。

假设有两个进程试图访问一个共享内存区域。其中一个进程试图写入,而另一个进程试图读取相同的内存位置。这导致一个不可预测的结果。信号量可以用来克服这种情况。

Semaphore 语法

semaphore semaphore_name;

 Semaphore 方法

        Semaphore是一个内置类,它提供以下方法:

        new():  创建一个具有指定数量的 keys
        get():   从 bucket 中获取一个或者多个 keys
        put():   返回一个或者多个 keys 到 bucket 中
        try_get(): 在没有 blocking 的状态下,从 bucket 中获取一个或者多个 keys

1、new( );

    semaphore_name = new(numbers_of_keys);

        新方法将创建带有number_of_keys的信号量;其中number_of_keys为整型变量。.

        默认的键数是“0”

        new()方法将返回信号量句柄,如果不能创建信号量,则返回null

2. put( );

    semaphore_name.put(number_of_keys); or semaphore_name.put();

        semaphore 的 put() 方法 用于向 semaphore 返回 一个或者多个 key。

        当调用 semaphore 的 put() 方法时,将指定数量的键返回给信号量。默认返回的键数是1。

3、get( );

    semaphore_name.get(number_of_keys); or semaphore_name.get();

        semaphore 的 put() 方法 用于向 semaphore 获得 一个或者多个 key。

         当调用 semaphore 的 get() 方法时,如果指定的 keys 数可用,则该方法返回并继续执行,如果指定数量的 keys 不可用,则进程将阻塞,直到 keys 可用为止,请求的 keys 的默认数量是1。

4、try_get();

        semaphore 的 put() 方法 用于向 semaphore 获得 一个或者多个 key,但不会阻塞。

    semaphore_name.try_get(number_of_keys); or semaphore_name.try_get();

        当调用 semaphore 的 try_get() 方法时,如果指定的 keys 数可用,则该方法返回1并继续执行;如果指定的 keys 数不可用,则该方法返回0并继续执行。请求的 keys 的默认数量是1。

举例说明

       semaphore 的 sema 是用 1 个 key 创建的,两个进程同时访问 display 方法,但只有一个进程将获得信号量键,另一个进程将等待直到它获得 key。

module semaphore_ex;
  semaphore sema; //declaring semaphore sema
  initial begin
    sema=new(1); //creating sema with '1' key
    fork
      display(); //process-1
      display(); //process-2
    join
  end
 
  //display method
  task automatic display();
    sema.get(); //getting '1' key from sema
    $display($time,"\tCurrent Simulation Time");
    #30;
    sema.put(); //putting '1' key to sema
  endtask
endmodule


————————————————
原文链接:https://blog.csdn.net/gsjthxy/article/details/96446009

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SystemVerilog是一种硬件描述语言(HDL),它是对Verilog的扩展和增强。SystemVerilog提供了一些新的特性和功能,使得硬件设计和验证更加方便和高效。以下是SystemVerilog的一些主要特点: 1. 对象导向编程(OOP):SystemVerilog引入了类和对象的概念,使得硬件设计和验证可以更加模块化和可重用。通过使用类和对象,可以更好地组织和管理设计和验证代码。 2. 事务级建模(TLM):SystemVerilog引入了TLM的概念,使得设计和验证可以在更高的抽象级别上进行。TLM允许设计和验证人员以事务的方式进行交互,从而提高了开发效率和代码可读性。 3. 强大的数据类型支持:SystemVerilog提供了丰富的数据类型,包括整数、实数、枚举、结构体等。这些数据类型的支持使得设计和验证可以更加灵活和精确。 4. 接口和端口:SystemVerilog引入了接口和端口的概念,使得设计和验证可以更好地进行模块化和连接。通过使用接口和端口,可以更好地定义模块之间的通信和交互。 5. 断言和约束:SystemVerilog引入了断言和约束的概念,使得验证可以更加全面和准确。通过使用断言和约束,可以对设计进行静态和动态的验证,从而提高了验证的可靠性和效率。 6. UVM集成:SystemVerilog与UVM(通用验证方法)紧密集成,使得验证工程师可以更好地使用UVM进行验证。UVM提供了一套验证方法和工具,可以帮助验证工程师更好地组织和管理验证环境。 总之,SystemVerilog是一种功能强大的硬件描述语言,它提供了丰富的特性和功能,可以帮助设计和验证人员更好地进行硬件开发和验证工作。

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